KR101036924B1 - 반도체 집적회로 - Google Patents

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Abstract

최소한의 프로브 테스트용 패드를 구비하는 반도체 집적회로에 관한 것으로, 데이터 출력을 위한 제1 및 제2 범프 패드와, 제1 범프 패드와 연결된 프로브 테스트용 패드와, 노말 모드에서는 파이프 출력 분배신호에 응답하여 제1 및 제2 데이터 라인에 실린 데이터를 제1 및 제2 범프 패드에 선택적으로 전달하고, 테스트 모드에서는 파이프 출력 분배신호에 응답하여 제1 및 제2 데이터 라인에 실린 데이터를 프로브 테스트용 패드에 순차적으로 전달하기 위한 파이프 래치부를 구비하는 반도체 집적회로가 제공된다.
Figure R1020090131995
반도체, 집적회로, 프로브, 테스트

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 칩온칩(Chip On Chip) 구조를 가지는 반도체 집적회로에 관한 것이다.
일반적으로, 컨트롤 반도체 집적회로와 메인 반도체 집적회로를 하나의 패키지에 집적하기 위해서 종래에는 와이어 본딩 기술을 이용하였다. 그러나, 와이어 본딩 기술을 이용하여 패키징하게 되면 반도체 집적회로의 고속화가 제한되는 문제점이 있었다.
이러한 문제점을 해결하기 위해 컨트롤 반도체 집적회로와 메인 반도체 집적회로를 수직방향으로 적층시키는 칩온칩(Chip On Chip) 패키지 기술이 널리 이용되고 있다. 다시 말해, 칩온칩 패키지 기술은 컨트롤 반도체 집적회로와 메인 반도체 집적회로 사이에 와이어 없이 양쪽 범프(bump) 패드의 위치를 동일시하여 양쪽 범프 패드 간에 직접 연결하는 패키지 기술이다. 이와 같은 칩온칩 패키지 기술은 신호의 고속화가 높아져 동작주파수도 빨라지고, 전체적인 소모 전력은 줄어드는 장 점과 함께 전체 면적 또한 최소화할 수 있는 장점이 있다.
그러나, 칩온칩 패키지 기술을 적용하게 되면, 반도체 집적회로의 범프 패드 사이즈(예:'30㎛ * 30㎛')는 상당히 작아서, 테스트 모드시 범프 패드를 프로브(Probe) 테스트하는데 어려운 문제점이 있다. 따라서, 프로브 테스트가 정상적으로 이루어지기 위해서는, '60㎛ * 60㎛' 정도의 사이즈를 가지는 프로브 테스트용 패드가 별도로 구비되어야 한다.
본 발명은 칩온칩 구조의 반도체 집적회로에 있어서, 프로브 테스트용 패드가 최소한으로 배치된 반도체 집적회로를 제공하고자 한다.
본 발명의 일 측면에 따르면, 본 발명은 데이터 출력을 위한 제1 및 제2 범프 패드; 상기 제1 범프 패드와 연결된 프로브 테스트용 패드; 및 노말 모드에서는 파이프 출력 분배신호에 응답하여 제1 및 제2 데이터 라인에 실린 데이터를 상기 제1 및 제2 범프 패드에 선택적으로 전달하고, 프로브 테스트 모드에서는 상기 파이프 출력 분배신호에 응답하여 상기 제1 및 제2 데이터 라인에 실린 데이터를 상기 프로브 테스트용 패드에 순차적으로 전달하기 위한 파이프 래치부를 구비한다.
본 발명에 의한 반도체 집적회로에는 범프 패드 두 개당 하나의 프로브 테스트용 패드가 배치되기 때문에, 반도체 집적회로의 면적 개선에 큰 기여를 할 수 있다. 더욱이 반도체 집적회로의 면적 개선을 통해 웨이퍼의 넷 다이(net die)를 늘릴 수 있으므로, 반도체 집적회로의 생산 원가를 줄일 수 있는 효과를 기대할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
본 명세서에서는 칩온칩(Chip On Chip) 구조의 반도체 집적회로에서 메인 반도체 집적회로를 예로 들어 설명한다. 그리고, 본 명세서에서는 비트 구성(bit organization)에 따라 그에 대응하여 범프 패드가 구비되어야 하지만, 설명의 편의를 위해 두 개의 범프 패드만을 도시하여 설명하기로 한다.
도 1에는 메인 반도체 집적회로를 설명하기 위한 블록 구성도가 도시되어 있고, 도 2에는 도 1의 파이프 래치부를 설명하기 위한 내부 구성도가 도시되어 있고, 도 3에는 도 1의 경로선택신호 생성부를 설명하기 위한 내부 구성도가 도시되어 있다.
도 1을 참조하면, 메인 반도체 집적회로(100)에는 데이터 출력을 위한 제1 및 제2 범프 패드(110, 120)가 구비된다. 제1 및 제2 범프 패드(110, 120)는 컨트롤 반도체 집적회로(도면에 미도시)에 구비되는 상대 범프 패드와 직접 연결되어 서로 간에 데이터를 송수신하게 된다. 이러한 제1 및 제2 범프 패드(110, 120)의 사이즈는 '20 ~ 30㎛'의 피치(pitch)를 가진다. 그러나, 제1 및 제2 범프 패드(110, 120)의 사이즈는 더 작게 제작될 수도 있다.
제1 및 제2 범프 패드(110, 120)와 각각 연결되는 제1 및 제2 프로브 테스트용 패드(130, 140)가 구비된다. 제1 및 제2 프로브 테스트용 패드(130, 140)는 프 로브 테스트를 위한 탐침을 수용할 수 있을 정도의 사이즈를 가진다. 일반적으로, '60㎛'의 피치를 가진다. 이러한 제1 및 제2 프로브 테스트용 패드(130, 140)는 제1 및 제2 범프 패드(110, 120)를 대신하여 웨이퍼(wafer) 상태에서 프로브 테스트를 실시하기 위해 구비된다.
노말 모드 또는 테스트 모드에 따라 파이프 입력 제어신호(PINB), 파이프 출력 제어신호(POUTB) 및 정/부 파이프 출력 경로선택신호(PAOT, PAOB)에 응답하여 제1 및 제2 데이터 라인(GIO1, GIO2)에 실린 제1 및 제2 데이터(D1, D2)를 제1 및 제2 범프 패드(110, 120) 또는 제1 및 제2 프로브 테스트용 패드(130, 140)에 선택적으로 전달하기 위한 파이프 래치부(150)가 구비된다.
도 2에는 도 1의 파이프 래치부(150)를 설명하기 위한 내부 회로도가 도시되어 있다.
도 2를 참조하면, 파이프 래치부(150)에는 제1 및 제2 데이터(D1, D2)를 파이프 입력 제어신호(PINB)에 응답하여 입력받고, 입력된 제1 및 제2 데이터(D1, D2)를 래치하기 위한 입력부(152)가 구비된다. 그리고 노말 모드 및 테스트 모드에 따라 파이프 출력 제어신호(POUTB)와 정/부 파이프 출력 경로선택신호(PAOT, PAOB)에 응답하여 입력부(152)에 래치된 제1 및 제2 데이터(DB1, DB2) 중 어느 하나의 데이터를 제1 출력노드(N1)로 출력하기 위한 제1 출력부(154)가 구비된다. 또한 노말 모드 및 테스트 모드에 따라 입력부(152)에 래치된 제1 및 제2 데이터(DB1, DB2) 중 나머지 하나의 데이터를 파이프 출력 제어신호(POUTB)와 정/부 파이프 출력 경로선택신호(PAOT, PAOB)에 응답하여 제2 출력노드(N2)로 출력하기 위한 제2 출력부(156)가 구비된다.
제1 출력부(154)에는 파이프 출력 제어신호(POUTB)와 정 파이프 출력 경로선택신호(PAOT)를 입력받아 논리연산을 수행하는 제1 부정 논리합 게이트(L1)와, 제1 부정 논리합 게이트(L1)의 출력신호를 반전시키는 제1 인버터(I1)와, 제1 인버터(I1)의 출력신호에 응답하여 래치된 제1 데이터(DB1)를 반전시켜 제1 출력노드(N1)로 출력하는 제1 삼-상태 인버터(tri-state inverter)(TSI1)를 구비하는 제1 경로 출력부(154a)가 구비된다. 그리고 파이프 출력 제어신호(POUTB)와 부 파이프 출력 경로선택신호(PAOB)를 입력받아 논리연산을 수행하는 제2 부정 논리합 게이트(L2)와, 제2 부정 논리합 게이트(L2)의 출력신호를 반전시키는 제2 인버터(I2)와, 제2 인버터(I2)의 출력신호에 응답하여 래치된 제2 데이터(DB2)를 반전시켜 제1 출력노드(N1)로 출력하는 제2 삼-상태 인버터(TSI2)를 구비하는 제2 경로 출력부(154b)가 구비된다.
제2 출력부(156)에는 파이프 출력 제어신호(POUTB)와 부 파이프 출력 경로선택신호(PAOB)를 입력받아 논리연산을 수행하는 제3 부정 논리합 게이트(L3)와, 제3 부정 논리합 게이트(L3)의 출력신호를 반전시키는 제3 인버터(I3)와, 제3 인버터(I3)의 출력신호에 응답하여 래치된 제1 데이터(DB1)를 반전시켜 제2 출력노드(N2)로 출력하는 제3 삼-상태 인버터(tri-state inverter)(TSI3)를 구비하는 제3 경로 출력부(156a)가 구비된다. 그리고 파이프 출력 제어신호(POUTB)와 정 파이프 출력 경로선택신호(PAOT)를 입력받아 논리연산을 수행하는 제4 부정 논리합 게이트(L4)와, 제4 부정 논리합 게이트(L4)의 출력신호를 반전시키는 제4 인버터(I4) 와, 제4 인버터(I4)의 출력신호에 응답하여 래치된 제2 데이터(DB2)를 반전시켜 제2 출력노드(N2)로 출력하는 제4 삼-상태 인버터(TSI4)를 구비하는 제4 경로 출력부(156b)가 구비된다.
다시 도 1을 참조하면, 각종 제어신호를 생성하는 신호생성부(160)가 구비된다. 신호생성부(160)에는 제1 및 제2 데이터(D1, D2)가 파이프 래치부(150)에 입력 및 래치되도록 파이프 입력 제어신호(PINB)를 생성하는 입력제어신호 생성부(162)와, 파이프 래치부(150)에 입력/래치된 제1 및 제2 데이터(DB1, DB2)가 출력되도록 파이프 출력 제어신호(POUTB)를 생성하는 출력제어신호 생성부(164)와, 파이프 래치부(150)에 입력 및 래치된 제1 및 제2 데이터(DB1, DB2)가 제1 및 제2 출력부(154, 156)를 통해 선택적으로 출력되도록 정/부 파이프 출력 경로선택신호(PAOT, PAOB)를 생성하는 경로선택신호 생성부(166)가 구비된다. 특히, 경로선택신호 생성부(166)는, 도 3에 도시된 바와 같이, 클럭신호에 동기화된 어드레스 신호(PAO)에 응답하여 정/부 파이프 출력 경로선택신호(PAOT, PAOB)를 생성한다.
한편, 도면에는 도시되지 않았지만, 제1 출력부(154)와 제1 범프 패드(110) 사이에는 제1 또는 제2 데이터(DB1, DB2)에 응답하여 제1 범프 패드(110)를 구동하는 출력 구동부가 구비된다. 물론, 제2 출력부(156)와 제2 범프 패드(120) 사이에도 출력 구동부가 구비되는 것은 당연하다.
상기와 같은 구성을 가지는 메인 반도체 집적회로의 동작을 설명한다.
먼저, 노말 모드인 경우이다.
소정의 읽기 커맨드에 따라 선택된 메모리 셀의 제1 및 제2 데이터(D1, D2) 가 제1 및 제2 데이터 라인(GIO1, GIO2)을 통해 입력부(152)로 입력될 때 파이프 입력 제어신호(PINB)가 논리로우레벨 상태로 활성화되면, 입력부(152)는 입력된 제1 및 제2 데이터(D1, D2)를 각각 래치한다.
그리고, 파이프 출력 제어신호(POUTB)가 논리레벨 로우로 활성화되면, 제1 및 제2 출력부(154, 156)는 정/부 파이프 출력 경로선택신호(PAOT, PAOB)에 응답하여 입력부(152)에 래치된 제1 및 제2 데이터(DB1, DB2)를 제1 및 제2 범프 패드(110, 120)에 선택적으로 출력한다. 구체적 설명하면, 경로선택신호 생성부(166)는, 파이프 출력 제어신호(POUTB)가 논리레벨 로우로 활성화된 상태에서, 정 파이프 출력 경로선택신호(PAOT)를 논리레벨 로우로 출력하고 부 파이프 출력 경로선택신호(PAOB)를 논리레벨 하이로 출력한다. 그러면, 제1 출력부(154)는 제1 경로 출력부(154a)가 인에이블되면서 제1 데이터(DB1)를 제1 범프 패드(110)에 출력하고, 제2 출력부(156)는 제4 경로 출력부(156b)가 인에이블되면서 제2 데이터(DB2)를 제2 범프 패드(120)에 출력한다. 반대로, 경로선택신호 생성부(166)가, 파이프 출력 제어신호(POUTB)가 논리로우레벨로 활성화된 상태에서, 정 파이프 출력 경로선택신호(PAOT)를 논리레벨 하이로 출력하고 부 파이프 출력 경로선택신호(PAOB)를 논리레벨 로우로 출력하면, 제1 출력부(154)는 제2 경로 출력부(154b)가 인에이블되면서 제2 데이터(DB2)를 제1 범프 패드(110)에 출력하고, 제2 출력부(156)는 제3 경로 출력부(156a)가 인에이블되면서 제1 데이터(DB1)를 제2 범프 패드(120)에 출력한다.
다음, 테스트 모드인 경우이다.
프로브 테스트용 탐침(도면에 미도시)을 제1 및 제2 프로브 테스트용 패드(130, 140)에 수용한다.
이러한 상태에서, 소정의 읽기 커맨드에 응답하여 선택된 메모리 셀의 제1 및 제2 데이터(D1, D2)가 제1 및 제2 데이터 라인(GIO1, GIO2)을 통해 입력부(152)로 입력될 때 파이프 입력 제어신호(PINB)가 논리레벨 로우로 활성화되면, 입력부(152)는 입력된 제1 및 제2 데이터(D1, D2)를 각각 래치한다.
그리고, 파이프 출력 제어신호(POUTB)가 논리레벨 로우로 활성화되면, 제1 및 제2 출력부(154, 156)는 정/부 파이프 출력 경로선택신호(PAOT, PAOB)에 응답하여 입력부(152)에 래치된 제1 및 제2 데이터(DB1, DB2)를 제1 및 제2 프로브 테스트용 패드(130, 140)에 선택적으로 출력한다. 만약 경로선택신호 생성부(166)가 정 파이프 출력 경로선택신호(PAOT)를 논리레벨 로우로 출력하고 부 파이프 출력 경로선택신호(PAOB)를 논리레벨 하이로 출력하면, 제1 출력부(154)는 제1 경로 출력부(154a)가 인에이블되면서 제1 데이터(DB1)를 제1 프로브 테스트용 패드(130)에 출력하고, 제2 출력부(156)는 제4 경로 출력부(156b)가 인에이블되면서 제2 데이터(DB2)를 제2 프로브 테스트용 패드(140)에 출력한다. 반대로, 경로선택신호 생성부(166)가 정 파이프 출력 경로선택신호(PAOT)를 논리레벨 하이로 출력하고 부 파이프 출력 경로선택신호(PAOB)를 논리레벨 로우로 출력하면, 제1 출력부(154)는 제2 경로 출력부(154b)가 인에이블되면서 제2 데이터(DB2)를 제1 프로브 테스트용 패드(130)에 출력하고, 제2 출력부(156)는 제3 경로 출력부(156a)가 인에이블되면서 제1 데이터(DB1)를 제2 프로브 테스트용 패드(140)에 출력한다.
이와 같이, 메인 반도체 집적회로(100)에는 제1 및 제2 범프 패드(110, 120)와 1대1 대응하여 제1 및 제2 프로브 테스트용 패드(130, 140)가 구비되어야 한다. 예컨대, 메인 반도체 집적회로(100)의 비트 구성(bit organization)이 'x128'인 경우, 범프 패드는 128 개가 구비되고 아울러 프로브 테스트용 패드도 128 개가 구비되어야 한다. 따라서, 메인 반도체 집적회로(100)의 비트 구성(bit organization)이 증가할수록 프로브 테스트용 패드의 개수도 그에 대응하여 증가되어야 하기 때문에, 메인 반도체 집적회로의 전체 면적이 증가되는 것이 불가피하다.
도 4에는 본 발명의 실시예에 의한 메인 반도체 집적회로의 블록 구성도가 도시되어 있고, 도 5에는 도 4의 파이프 래치부를 설명하기 위한 내부 회로도가 도시되어 있고, 도 6에는 도 4의 출력분배신호 생성부를 설명하기 위한 내부 구성도가 도시되어 있다.
도 4를 참조하면, 메인 반도체 집적회로(200)에는 데이터 출력을 위한 제1 및 제2 범프 패드(210, 220)가 구비된다. 제1 및 제2 범프 패드(210, 220)는 도 1의 그것과 동일함으로 설명을 생략하기로 한다.
제1 범프 패드(210)와 연결되고, 테스트 모드에서 제1 및 제2 범프 패드(210, 220)를 대신하여 프로브 테스트를 실시하기 위한 프로브 테스트용 패드(230)가 구비된다. 프로브 테스트용 패드(230)는 프로브 테스트를 위한 탐침을 수용할 수 있을 정도의 사이즈(예:60㎛ * 60㎛)를 가져야 한다.
노말 모드에서는 정/부 파이프 출력 분배신호(PAOT', PAOB')에 응답하여 제1 및 제2 데이터 라인(GIO1', GIO2')에 실린 제1 및 제2 데이터(D1', D2')를 제1 및 제2 범프 패드(210, 220)에 선택적으로 전달하고, 테스트 모드에서는 정/부 파이프 출력 분배신호(PAOT', PAOB')에 응답하여 제1 및 제2 데이터 라인(GIO1', GIO2')에 실린 제1 및 제2 데이터(D1', D2')를 프로브 테스트용 패드(230)에 순차적으로 전달하기 위한 파이프 래치부(240)가 구비된다.
도 5에는 도 1의 파이프 래치부(240)를 설명하기 위한 내부 회로도가 도시되어 있다.
도 5를 참조하면, 파이프 래치부(240)에는 제1 및 제2 데이터(D1', D2')를 파이프 입력 제어신호(PINB')에 응답하여 입력받고, 입력된 제1 및 제2 데이터(D1', D2')를 래치하기 위한 입력부(242)가 구비된다. 그리고, 노말 모드에서는 파이프 출력 분배신호(PAOT', PAOB')에 응답하여 입력부(242)에 래치된 제1 및 제2 데이터(DB1', DB2') 중 어느 하나의 데이터를 제1 범프 패드(210)로 출력하고, 테스트 모드에서는 입력부(242)에 래치된 제1 및 제2 데이터(D1', D2')를 파이프 출력 분배신호(PAOT', PAOB')에 응답하여 프로브 테스트용 패드(230)에 순차적으로 출력하기 위한 제1 출력부(244)가 구비된다. 또한, 노말 모드에서만 입력부(242)에 래치된 제1 및 제2 데이터(D1, D2) 중 나머지 하나의 데이터를 파이프 출력 분배신호(PAOT', PAOB')에 응답하여 제2 범프 패드(220)로 출력하기 위한 제2 출력부(246)가 구비된다. 여기서, 제1 출력부(244)는 노말 모드 및 테스트 모드 모두에서 인에이블되는 반면, 제2 출력부(246)는 노말 모드에서만 인에이블되고 테스트 모드에서 테스트 모드 신호(TM_XNB)에 응답하여 디스에이블된다.
제1 출력부(244)에는 접지전압(VSS)레벨신호, 정 파이프 출력 분배신 호(PAOT') 및 파이프 출력 제어신호(POUTB')를 입력받아 논리연산을 수행하는 제1 부정 논리합 게이트(L1')와, 제1 부정 논리합 게이트(L1')의 출력신호를 반전시키는 제1 인버터(I1')와, 제1 인버터(I1')의 출력신호에 응답하여 래치된 제1 데이터(DB1')를 반전시켜 제1 출력노드(N1')로 출력하는 제1 삼-상태 인버터(tri-state inverter)(TSI1')를 구비하는 제1 경로 출력부(244a)가 구비된다. 그리고 접지전압(VSS)레벨신호, 부 파이프 출력 분배신호(PAOB') 및 파이프 출력 제어신호(POUTB')를 입력받아 논리연산을 수행하는 제2 부정 논리합 게이트(L2')와, 제2 부정 논리합 게이트(L2')의 출력신호를 반전시키는 제2 인버터(I2')와, 제2 인버터(I2')의 출력신호에 응답하여 래치된 제2 데이터(DB2')를 반전시켜 제1 출력노드(N1')로 출력하는 제2 삼-상태 인버터(TSI2')를 구비하는 제2 경로 출력부(154b)가 구비된다. 참고로, 본 실시예에서는 제1 및 제2 경로 출력부(244a, 244b)에 접지전압(VSS)레벨신호가 인가되는 것으로 도시되어 있지만, 아래에서 설명하는 제3 및 제4 경로 출력부(246a, 246b)와 동일하게 구현하기 위한 것으로 반드시 필요한 구성은 아니다.
제2 출력부(246)에는 테스트 모드 신호(TM_XNB), 부 파이프 출력 분배신호(PAOB') 및 파이프 출력 제어신호(POUTB')를 입력받아 논리연산을 수행하는 제3 부정 논리합 게이트(L3')와, 제3 부정 논리합 게이트(L3')의 출력신호를 반전시키는 제3 인버터(I3')와, 제3 인버터(I3')의 출력신호에 응답하여 래치된 제1 데이터(DB1')를 반전시켜 제2 출력노드(N2')로 출력하는 제3 삼-상태 인버터(TSI3')를 구비하는 제3 경로 출력부(246a)가 구비된다. 그리고 테스트 모드 신호(TM_XNB), 정 파이프 출력 분배신호(PAOT') 및 파이프 출력 제어신호(POUTB')를 입력받아 논리연산을 수행하는 제4 부정 논리합 게이트(L4')와, 제4 부정 논리합 게이트(L4')의 출력신호를 반전시키는 제4 인버터(I4')와, 제4 인버터(I4')의 출력신호에 응답하여 래치된 제2 데이터(DB2')를 반전시켜 제2 출력노드(N2')로 출력하는 제4 삼-상태 인버터(TSI4')를 구비하는 제4 경로 출력부(246b)가 구비된다.
다시 도 4를 참조하면, 각종 신호를 생성하는 신호생성부(250)가 구비된다. 신호생성부(250)에는 제1 및 제2 데이터 라인(GIO1', GIO2')에 실린 제1 및 제2 데이터(D1', D2')가 입력부(242)에 각각 입력 및 래치되도록 파이프 입력 제어신호(PINB')를 생성하는 입력제어신호 생성부(252)와, 입력부(242)에 래치된 제1 및 제2 데이터(DB1', DB2')가 출력되도록 파이프 출력 제어신호(POUTB')를 생성하는 출력제어신호 생성부(254)와, 입력부(242)에 래치된 제1 및 제2 데이터(DB1', DB2')가 제1 및 제2 출력부(244, 246)를 통해 선택적으로 출력되거나 또는 제1 출력부(244)를 통해서만 순차적으로 출력되도록 파이프 출력 분배신호(PAOT', PAOB')를 생성하는 출력분배신호 생성부(256)가 구비된다. 여기서, 출력분배신호 생성부(256)는, 도 6에 도시된 바와 같이, 클럭신호에 동기화된 어드레스 신호(PAO')에 응답하여 파이프 출력 분배신호(PAOT', PAOB')를 차동으로 출력한다. 특히, 출력분배신호 생성부(256)는 테스트 모드에서 논리레벨이 한 번 천이되는 어드레스 신호(PAO')에 응답하여 논리레벨이 한 번 천이되는 정/부 파이프 출력 분배신호(PAOT', PAOB')를 생성하게 된다. 또한 신호생성부(250)에는 테스트 모드에서 제2 출력부(246)를 디스에이블시키기 위한 테스트 모드 신호(TM_XNB)를 생성하는 테 스트모드신호 생성부(258)가 구비된다. 예컨대, 테스트모드신호 생성부(258)는 노말 모드에서 테스트 모드 신호(TM_XNB)를 논리레벨 로우로 출력하고 테스트 모드에서 테스트 모드 신호(TM_XNB)를 논리레벨 하이로 출력한다. 이러한 테스트모드신호 생성부(258)는 본딩 옵션(bonding option) 회로 또는 벤더 테스트모드(vendor testmode) 회로로 구성될 수 있다.
한편, 도면에는 도시되지 않았지만, 제1 출력부(244)와 제1 범프 패드(210) 사이에는 제1 또는 제2 데이터(DB1', DB2')에 응답하여 제1 범프 패드(210)를 구동하는 출력 구동부가 구비된다. 물론, 제2 출력부(246)와 제2 범프 패드(220) 사이에도 출력 구동부가 구비되는 것은 당연하다.
상기와 같은 구성을 가지는 메인 반도체 집적회로의 동작을 설명한다.
먼저, 노말 모드인 경우이다.
노말 모드에서는 테스트모드신호 생성부(258)가 테스트 모드 신호(TM_XNB)를 논리레벨 로우로 출력한다. 그러면, 출력되는 논리레벨 로우의 테스트 모드 신호(TM_XNB)에 응답하여 제2 출력부(246)의 제3 및 제4 경로 출력부(246a, 246b)가 인에이블된다.
이러한 상태에서, 소정의 읽기 커맨드에 따라 선택된 메모리 셀의 제1 및 제2 데이터(D1, D2)가 제1 및 제2 데이터 라인(GIO1', GIO2')을 통해 입력부(242)로 입력될 때 파이프 입력 제어신호(PINB')가 논리레벨 로우로 활성화되면, 입력부(152)는 입력되는 제1 및 제2 데이터(D1', D2')를 각각 래치한다.
그리고, 테스트 모드 신호(TM_XNB) 및 파이프 출력 제어신호(POUTB')가 논리 레벨 로우로 활성화된 상태에서, 제1 및 제2 출력부(244, 246)는 정/부 파이프 출력 분배신호(PAOT', PAOB')에 응답하여 입력부(242)에 래치된 제1 및 제2 데이터(DB1, DB2)를 제1 및 제2 범프 패드(210, 220)에 선택적으로 출력한다. 선택적 출력 방법은, 만약 정 파이프 출력 분배신호(PAOT')가 논리레벨 로우로 입력되고 부 파이프 출력 분배신호(PAOB')가 논리레벨 하이로 입력되면, 제1 출력부(244)는 제1 경로 출력부(244a)가 인에이블되면서 제1 데이터(DB1)를 제1 범프 패드(210)에 출력하고, 제2 출력부(156)는 제4 경로 출력부(246b)가 인에이블되면서 제2 데이터(DB2)를 제2 범프 패드(220)에 출력한다. 반대로, 정 파이프 출력 분배신호(PAOT')가 논리레벨 하이로 입력되고 부 파이프 출력 분배신호(PAOB')가 논리레벨 로우로 입력되면, 제1 출력부(244)는 제2 경로 출력부(244b)가 인에이블되면서 제2 데이터(DB2)를 제1 범프 패드(210)에 출력하고, 제2 출력부(246)는 제3 경로 출력부(246a)가 인에이블되면서 제1 데이터(DB1)를 제2 범프 패드(220)에 출력한다.
다음, 테스트 모드인 경우이다.
테스트 모드에서는 테스트모드신호 생성부(258)가 테스트 모드 신호(TM_XNB)를 논리레벨 하이로 출력한다. 그러면, 출력되는 논리레벨 하이의 테스트 모드 신호(TM_XNB)에 응답하여 제2 출력부(246)의 제3 및 제4 경로 출력부(246a, 246b)가 디스에이블된다.
이때 프로브 테스트용 탐침(도면에 미도시)을 프로브 테스트용 패드(230)에 수용한다.
이러한 상태에서, 소정의 읽기 커맨드에 응답하여 선택된 메모리 셀의 제1 및 제2 데이터(D1', D2')가 제1 및 제2 데이터 라인(GIO1', GIO2')을 통해 입력부(242)로 입력될 때 파이프 입력 제어신호(PINB')가 논리레벨 로우로 활성화되면, 입력부(242)는 입력된 제1 및 제2 데이터(D1', D2')를 각각 래치한다.
그리고, 파이프 출력 제어신호(POUTB')가 논리레벨 로우로 활성화되면, 제1 출력부(244)는 정/부 파이프 출력 분배신호(PAOT', PAOB')에 응답하여 입력부(242)에 래치된 제1 및 제2 데이터(DB1', DB2')를 프로브 테스트용 패드(230)에 순차적으로 출력한다. 여기서 순차적 출력 방법을 설명하면, 먼저 출력분배신호 생성부(256)는 정 파이프 출력 분배신호(PAOT')를 논리레벨 로우로 출력하고 부 파이프 출력 분배신호(PAOB')를 논리레벨 하이로 출력한다. 그러면 제1 출력부(244)의 제1 경로 출력부(244a)는 인에이블되고, 제1 출력부(244)의 제2 경로 출력부(244b)는 디스에이블된다. 이에 따라 제1 데이터(DB1')는 인에이블된 제1 경로 출력부(244a)를 통해 프로브 테스트용 패드(230)에 출력한다. 제1 데이터(DB1')가 프로브 테스트용 패드(230)에 정상적으로 출력되면, 출력분배신호 생성부(256)는 정 파이프 출력 분배신호(PAOT')를 논리레벨 로우에서 논리레벨 하이로 천이하여 출력하고 부 파이프 출력 분배신호(PAOB')를 논리레벨 하이에서 논리레벨 로우로 천이하여 출력한다. 그러면, 제1 출력부(244)의 제1 경로 출력부(244a)는 디스에이블되고, 제1 출력부(244)의 제2 경로 출력부(244b)는 인에이블된다. 이에 따라 제2 데이터(DB2)는 인에이블된 제2 경로 출력부(244b)를 통해 프로브 테스트용 패드(230)에 출력한다.
이와 같은 본 발명에 따르면, 메인 반도체 집적회로에는 범프 패드 두 개당 하나의 프로브 테스트용 패드가 배치되기 때문에, 반도체 집적회로의 면적 개선에 큰 기여를 할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 메인 반도체 집적회로를 설명하기 위한 블록 구성도.
도 2는 도 1의 파이프 래치부를 설명하기 위한 내부 구성도.
도 3은 도 1의 경로선택신호 생성부를 설명하기 위한 내부 구성도.
도 4는 본 발명의 실시예에 의한 메인 반도체 집적회로의 블록 구성도.
도 5는 도 4의 파이프 래치부를 설명하기 위한 내부 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 메인 반도체 집적회로 210 : 제1 범프 패드
220 : 제2 범프 패드 230 : 프로브 테스트용 패드
240 : 파이프 래치부 242 : 입력부
244 : 제1 출력부 244a : 제1 경로 출력부
244b : 제2 경로 출력부 246 : 제2 출력부
246a : 제3 경로 출력부 246b : 제4 경로 출력부
250 : 신호생성부 252 : 입력제어신호 생성부
254 : 출력제어신호 생성부 256 : 출력분배신호 생성부
258 : 테스트모드신호 생성부

Claims (12)

  1. 데이터 출력을 위한 제1 및 제2 범프 패드;
    상기 제1 범프 패드와 연결된 프로브 테스트용 패드; 및
    노말 모드에서는 파이프 출력 분배신호에 응답하여 제1 및 제2 데이터 라인에 실린 데이터를 상기 제1 및 제2 범프 패드에 선택적으로 전달하고, 테스트 모드에서는 상기 파이프 출력 분배신호에 응답하여 상기 제1 및 제2 데이터 라인에 실린 데이터를 상기 프로브 테스트용 패드에 순차적으로 전달하기 위한 파이프 래치부
    를 구비하는 반도체 집적회로.
  2. 제1항에 있어서,
    상기 파이프 래치부는,
    상기 제1 및 제2 데이터 라인에 실린 제1 및 제2 데이터를 파이프 입력 제어신호에 응답하여 입력받고, 입력된 제1 및 제2 데이터를 래치하기 위한 입력부;
    상기 노말 모드에서는 파이프 출력 제어신호 및 상기 파이프 출력 분배신호에 응답하여 상기 입력부에 래치된 제1 및 제2 데이터 중 어느 하나의 데이터를 제1 범프 패드로 출력하고, 상기 테스트 모드에서는 상기 래치부에 래치된 제1 및 제2 데이터를 상기 파이프 출력 제어신호 및 상기 파이프 출력 분배신호에 응답하여 순차적으로 출력하기 위한 제1 출력부; 및
    상기 노말 모드에서만 상기 입력부에 래치된 제1 및 제2 데이터 중 나머지 하나의 데이터를 상기 파이프 출력 분배신호에 응답하여 제2 범프 패드로 출력하기 위한 제2 출력부를 구비하는 반도체 집적회로.
  3. 제2항에 있어서,
    상기 제1 출력부는 노말 모드 및 테스트 모드 모두에서 인에이블되고,
    상기 제2 출력부는 노말 모드에서 인에이블되고 테스트 모드에서 디스에이블되는 반도체 집적회로.
  4. 제2항에 있어서,
    상기 파이프 출력 분배신호는 테스트 모드시 그 논리레벨이 한 번 천이되어 출력되는 반도체 집적회로.
  5. 제4항에 있어서,
    상기 파이프 입력 제어신호를 생성하기 위한 입력제어신호 생성부;
    상기 파이프 출력 제어신호를 생성하기 위한 출력제어신호 생성부;
    상기 파이프 출력 분배신호를 차동으로 출력하는 출력분배신호 생성부; 및
    상기 테스트 모드시 상기 제2 출력부를 디스에이블시키기 위한 테스트 모드 신호를 생성하는 테스트모드신호 생성부를 더 구비하는 반도체 집적회로.
  6. 제5항에 있어서,
    상기 제1 출력부에는,
    정 파이프 출력 분배신호에 응답하여 상기 제1 데이터를 출력하는 제1 경로 출력부; 및
    부 파이프 출력 분배신호에 응답하여 상기 제2 데이터를 출력하는 제2 경로 출력부를 구비하는 반도체 집적회로.
  7. 제6항에 있어서,
    상기 제1 경로 출력부에는,
    상기 정 파이프 출력 분배신호와 상기 파이프 출력 제어신호를 입력받아 논리연산하는 제1 부정 논리 합 게이트(NOR gate);
    상기 제1 부정 논리 합 게이트의 출력신호를 반전시키기 위한 제1 인버터; 및
    상기 제1 인버터의 출력신호에 응답하여 상기 제1 데이터를 반전시켜 출력하 기 위한 제1 삼-상태 인버터(tri-state inverter)를 구비하는 반도체 집적회로.
  8. 제7항에 있어서,
    상기 제2 경로 출력부에는,
    상기 부 파이프 출력 분배신호와 상기 파이프 출력 제어신호를 입력받아 논리연산하는 제2 부정 논리 합 게이트;
    상기 제2 부정 논리 합 게이트의 출력신호를 반전시키기 위한 제2 인버터; 및
    상기 제2 인버터의 출력신호에 응답하여 상기 제2 데이터를 반전시켜 출력하기 위한 제2 삼-상태 인버터를 구비하는 반도체 집적회로.
  9. 제6항에 있어서,
    상기 제2 출력부에는,
    상기 부 파이프 출력 분배신호에 응답하여 상기 제1 데이터를 출력하는 제3 경로 출력부; 및
    상기 정 파이프 출력 분배신호에 응답하여 상기 제2 데이터를 출력하는 제4 경로 출력부를 구비하는 반도체 집적회로.
  10. 제9항에 있어서,
    상기 제3 경로 출력부에는,
    상기 부 파이프 출력 분배신호, 상기 파이프 출력 제어신호 및 상기 테스트 모드 신호를 입력받아 논리연산하는 제3 부정 논리 합 게이트;
    상기 제3 부정 논리 합 게이트의 출력신호를 반전시키기 위한 제3 인버터; 및
    상기 제3 인버터의 출력신호에 응답하여 상기 제1 데이터를 반전시켜 출력하기 위한 제3 삼-상태 인버터(tri-state inverter)를 구비하는 반도체 집적회로.
  11. 제10항에 있어서,
    상기 제4 경로 출력부에는,
    상기 정 파이프 출력 분배신호, 상기 파이프 출력 제어신호 및 상기 테스트 모드 신호를 입력받아 논리연산하는 제4 부정 논리 합 게이트;
    상기 제4 부정 논리 합 게이트의 출력신호를 반전시키기 위한 제4 인버터; 및
    상기 제4 인버터의 출력신호에 응답하여 상기 제2 데이터를 반전시켜 출력하기 위한 제4 삼-상태 인버터를 구비하는 반도체 집적회로.
  12. 제5항에 있어서,
    상기 테스트모드신호 생성부는 본딩 옵션(bonding option) 회로 또는 벤더 테스트 모드(vendor testmode) 회로를 구비하는 반도체 집적회로.
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