JP2003163246A - 半導体装置および液晶パネルドライバ装置 - Google Patents
半導体装置および液晶パネルドライバ装置Info
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- 239000004973 liquid crystal related substance Substances 0.000 title claims description 24
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- 238000012546 transfer Methods 0.000 description 37
- 238000010586 diagram Methods 0.000 description 16
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Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays
Abstract
(57)【要約】
【課題】 半導体装置に関し、出力パッドの狭ピッチ化
に影響されないでプローブ針の接触による試験を可能に
することを目的とする。 【解決手段】 信号出力を行う複数の出力バッファ２1
〜２nとこれらの出力に対応して設けられた出力パッド
３1〜３nとの間に試験回路１を備える。この試験回路１
は、試験時にコントローラ７によって順次接続するよう
切り換えられる出力スイッチ４1〜４nと、試験時にコン
トローラ７によってすべての出力パッド３1〜３nをテス
トパッド５に接続するパッド間スイッチ６1〜６nとを有
する。試験はプローブ針をテストパッド５に接触させて
行う。出力パッド３1〜３nは試験に使わないため、出力
パッド３1〜３nの狭ピッチ化が可能になり、これにより
チップ面積を小さくしてコストを低減させることができ
る。
に影響されないでプローブ針の接触による試験を可能に
することを目的とする。 【解決手段】 信号出力を行う複数の出力バッファ２1
〜２nとこれらの出力に対応して設けられた出力パッド
３1〜３nとの間に試験回路１を備える。この試験回路１
は、試験時にコントローラ７によって順次接続するよう
切り換えられる出力スイッチ４1〜４nと、試験時にコン
トローラ７によってすべての出力パッド３1〜３nをテス
トパッド５に接続するパッド間スイッチ６1〜６nとを有
する。試験はプローブ針をテストパッド５に接触させて
行う。出力パッド３1〜３nは試験に使わないため、出力
パッド３1〜３nの狭ピッチ化が可能になり、これにより
チップ面積を小さくしてコストを低減させることができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に液晶パネル駆動用の集積回路に適用して好適な半導
体装置に関する。
特に液晶パネル駆動用の集積回路に適用して好適な半導
体装置に関する。
【０００２】半導体装置は、製造された集積回路チップ
に対して各種試験が行われる。中でも、入力端子に所定
の信号を与えたときに出力端子に所定の信号が出力され
ることを確認する機能試験がある。この機能試験は、通
常、すべての使用する端子のチップ上のパッドに何らか
の接続方法を用いて試験をおこなっている。
に対して各種試験が行われる。中でも、入力端子に所定
の信号を与えたときに出力端子に所定の信号が出力され
ることを確認する機能試験がある。この機能試験は、通
常、すべての使用する端子のチップ上のパッドに何らか
の接続方法を用いて試験をおこなっている。
【０００３】
【従来の技術】図７は従来の半導体装置の試験方法を説
明する図である。この図において、半導体チップ１０１
の回路形成面の周囲には、複数のパッド１０２が形成さ
れている。パッド１０２は、半導体チップ１０１上に形
成される回路の入力、出力、電源として使用されるすべ
ての端子に接続されている。
明する図である。この図において、半導体チップ１０１
の回路形成面の周囲には、複数のパッド１０２が形成さ
れている。パッド１０２は、半導体チップ１０１上に形
成される回路の入力、出力、電源として使用されるすべ
ての端子に接続されている。
【０００４】この半導体チップ１０１の機能試験は、使
用されるすべてのパッド１０２に、試験装置に接続され
たプローブ針１０３を接触させて行われる。すなわち、
試験装置から出力された入力信号がこのプローブ針１０
３を通して半導体チップ１０１の所定の入力端子用のパ
ッド１０２に入力され、その結果、所定の出力端子用の
パッド１０２に出力された信号を別のプローブ針１０３
を通して試験装置に送るようにしている。
用されるすべてのパッド１０２に、試験装置に接続され
たプローブ針１０３を接触させて行われる。すなわち、
試験装置から出力された入力信号がこのプローブ針１０
３を通して半導体チップ１０１の所定の入力端子用のパ
ッド１０２に入力され、その結果、所定の出力端子用の
パッド１０２に出力された信号を別のプローブ針１０３
を通して試験装置に送るようにしている。
【０００５】このような半導体チップ１０１は、集積化
が進むにつれてパッド１０２の数が多くなってきてい
る。たとえば液晶パネル駆動用の集積回路では、３８４
個の出力を有するものが出てきており、このため、パッ
ド１０２の狭ピッチ化も進められて、最近では、パッド
ピッチがたとえば５０μｍになってきている。
が進むにつれてパッド１０２の数が多くなってきてい
る。たとえば液晶パネル駆動用の集積回路では、３８４
個の出力を有するものが出てきており、このため、パッ
ド１０２の狭ピッチ化も進められて、最近では、パッド
ピッチがたとえば５０μｍになってきている。
【０００６】近年、液晶パネルの高精細化による画素数
の増加に伴いさらに多くの端子が必要となってきている
が、これに合わせて液晶パネル駆動用の集積回路でもそ
の出力数が３８４出力から４８０出力、さらには５１２
出力になると予測されている。このため、従来のパッド
ピッチでパッド数を増やそうとすると、チップ面積が増
え、コストが増加することになるため、狭ピッチ化によ
りチップの面積を小さくして、多出力と低コストとを同
時に実現することが考えられている。最近のアセンブリ
技術では、パッドピッチが４５μｍ、さらには、３５μ
ｍへと進もうとしている。
の増加に伴いさらに多くの端子が必要となってきている
が、これに合わせて液晶パネル駆動用の集積回路でもそ
の出力数が３８４出力から４８０出力、さらには５１２
出力になると予測されている。このため、従来のパッド
ピッチでパッド数を増やそうとすると、チップ面積が増
え、コストが増加することになるため、狭ピッチ化によ
りチップの面積を小さくして、多出力と低コストとを同
時に実現することが考えられている。最近のアセンブリ
技術では、パッドピッチが４５μｍ、さらには、３５μ
ｍへと進もうとしている。
【０００７】
【発明が解決しようとする課題】しかしながら、狭ピッ
チ化が進むとパッドにプローブ針を接触して試験を行う
ことが厳しくなるという問題点が出てくる。すなわち、
パッドのピッチ間隔が小さくなると、プローブ針をパッ
ドへ正確に接触させることが難しくなるため試験時に隣
接パッドとの間でショートが頻発したり、すべての使用
パッドに対して複数のプローブ針を同時に接触させるた
め、パッドの高さのばらつきによる接触圧の調整が困難
になったりして、これらはいずれも量産時の歩留まり低
下につながるという問題点がある。
チ化が進むとパッドにプローブ針を接触して試験を行う
ことが厳しくなるという問題点が出てくる。すなわち、
パッドのピッチ間隔が小さくなると、プローブ針をパッ
ドへ正確に接触させることが難しくなるため試験時に隣
接パッドとの間でショートが頻発したり、すべての使用
パッドに対して複数のプローブ針を同時に接触させるた
め、パッドの高さのばらつきによる接触圧の調整が困難
になったりして、これらはいずれも量産時の歩留まり低
下につながるという問題点がある。
【０００８】本発明はこのような点に鑑みてなされたも
のであり、パッドの狭ピッチ化に影響されないでプロー
ブ針の接触による試験が可能な半導体装置を提供するこ
とを目的とする。
のであり、パッドの狭ピッチ化に影響されないでプロー
ブ針の接触による試験が可能な半導体装置を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】図１は上記目的を達成す
る本発明の原理図である。本発明による半導体装置は、
試験回路１を備えている。この試験回路１は、複数の出
力バッファ２1，２2，・・・，２nとこれらの出力端子
に対応して設けられた出力パッド３1，３2，・・・，３
nとの間に直列に設けられた出力スイッチ４1，４2，・
・・，４nと、テストパッド５と、隣接する出力パッド
３1，３2，・・・，３n間および出力パッド３nとテスト
パッド５との間に設けられたパッド間スイッチ６1，
６2，・・・，６nと、出力スイッチ４1，４2，・・・，
４nおよびパッド間スイッチ６1，６2，・・・，６nを制
御するコントローラ７とを有している。
る本発明の原理図である。本発明による半導体装置は、
試験回路１を備えている。この試験回路１は、複数の出
力バッファ２1，２2，・・・，２nとこれらの出力端子
に対応して設けられた出力パッド３1，３2，・・・，３
nとの間に直列に設けられた出力スイッチ４1，４2，・
・・，４nと、テストパッド５と、隣接する出力パッド
３1，３2，・・・，３n間および出力パッド３nとテスト
パッド５との間に設けられたパッド間スイッチ６1，
６2，・・・，６nと、出力スイッチ４1，４2，・・・，
４nおよびパッド間スイッチ６1，６2，・・・，６nを制
御するコントローラ７とを有している。
【００１０】以上の構成の半導体装置において、機能試
験を行うとき、信号出力側は、テストパッド５にのみプ
ローブ針を接触させて出力パッド３1，３2，・・・，３
nに現れるすべての出力信号をテストパッド５で拾うよ
うにしている。
験を行うとき、信号出力側は、テストパッド５にのみプ
ローブ針を接触させて出力パッド３1，３2，・・・，３
nに現れるすべての出力信号をテストパッド５で拾うよ
うにしている。
【００１１】試験回路１のコントローラ７は、まず、出
力スイッチ４1，４2，・・・，４nをオフ制御し、パッ
ド間スイッチ６1，６2，・・・，６nをオン制御する。
次に、コントローラ７は、出力スイッチ４1，４2，・・
・，４nの１つを順次オン状態にしていく。これによ
り、たとえば出力スイッチ４1をオン状態にしたときに
は、出力バッファ２1の出力がこの出力スイッチ４1とす
べてのパッド間スイッチ６1，６2，・・・，６nを介し
てテストパッド５に接続されることになるので、出力バ
ッファ２1の出力信号がテストパッド５に出力される。
次に、出力スイッチ４1をオフ状態にし、出力スイッチ
４2をオン状態にしたときには、出力バッファ２2の出力
が出力スイッチ４2とパッド間スイッチ６2，・・・，６
nを介してテストパッド５に接続されることになるの
で、出力バッファ２2の出力信号がテストパッド５に出
力される。このようにして、出力スイッチ４1，４2，・
・・，４ nの１つを順次オン状態にすることにより、出
力バッファ２1，２2，・・・，２nの各出力信号を順次
テストパッド５に出力させることができ、これを１本の
プローブ針を通じてモニタすることで出力バッファ
２1，２2，・・・，２nの全出力を試験することができ
る。
力スイッチ４1，４2，・・・，４nをオフ制御し、パッ
ド間スイッチ６1，６2，・・・，６nをオン制御する。
次に、コントローラ７は、出力スイッチ４1，４2，・・
・，４nの１つを順次オン状態にしていく。これによ
り、たとえば出力スイッチ４1をオン状態にしたときに
は、出力バッファ２1の出力がこの出力スイッチ４1とす
べてのパッド間スイッチ６1，６2，・・・，６nを介し
てテストパッド５に接続されることになるので、出力バ
ッファ２1の出力信号がテストパッド５に出力される。
次に、出力スイッチ４1をオフ状態にし、出力スイッチ
４2をオン状態にしたときには、出力バッファ２2の出力
が出力スイッチ４2とパッド間スイッチ６2，・・・，６
nを介してテストパッド５に接続されることになるの
で、出力バッファ２2の出力信号がテストパッド５に出
力される。このようにして、出力スイッチ４1，４2，・
・・，４ nの１つを順次オン状態にすることにより、出
力バッファ２1，２2，・・・，２nの各出力信号を順次
テストパッド５に出力させることができ、これを１本の
プローブ針を通じてモニタすることで出力バッファ
２1，２2，・・・，２nの全出力を試験することができ
る。
【００１２】
【発明の実施の形態】まず、本発明の概略について図面
を参照して説明する。図１は本発明による半導体装置の
原理を示す図である。
を参照して説明する。図１は本発明による半導体装置の
原理を示す図である。
【００１３】本発明による半導体装置は、複数の信号出
力を行う出力バッファの後段に試験回路１を備えてい
る。この試験回路１は、複数の出力回路をなす出力バッ
ファ２ 1，２2，・・・，２nとこれらの出力に対応して
設けられた出力パッド３1，３2，・・・，３nとの間に
直列に設けられた出力スイッチ４1，４2，・・・，４n
と、１つのテストパッド５と、隣接する出力パッド
３1，３2，・・・，３n間および出力パッド３nとテスト
パッド５との間に設けられたパッド間スイッチ６1，
６ 2，・・・，６nと、出力スイッチ４1，４2，・・・，
４nおよびパッド間スイッチ６1，６2，・・・，６nを制
御するコントローラ７とを有している。
力を行う出力バッファの後段に試験回路１を備えてい
る。この試験回路１は、複数の出力回路をなす出力バッ
ファ２ 1，２2，・・・，２nとこれらの出力に対応して
設けられた出力パッド３1，３2，・・・，３nとの間に
直列に設けられた出力スイッチ４1，４2，・・・，４n
と、１つのテストパッド５と、隣接する出力パッド
３1，３2，・・・，３n間および出力パッド３nとテスト
パッド５との間に設けられたパッド間スイッチ６1，
６ 2，・・・，６nと、出力スイッチ４1，４2，・・・，
４nおよびパッド間スイッチ６1，６2，・・・，６nを制
御するコントローラ７とを有している。
【００１４】以上の構成の試験回路１を備えた半導体装
置において、機能試験を行うときには、信号入力側につ
いては、試験に使用されるすべての入力端子のパッドに
プローブ針を接触させてテスト信号の入力を行い、信号
出力側は、テストパッド５にのみプローブ針を接触させ
て出力パッド３1，３2，・・・，３nに出力されるすべ
ての出力信号をテストパッド５から検出するようにして
いる。
置において、機能試験を行うときには、信号入力側につ
いては、試験に使用されるすべての入力端子のパッドに
プローブ針を接触させてテスト信号の入力を行い、信号
出力側は、テストパッド５にのみプローブ針を接触させ
て出力パッド３1，３2，・・・，３nに出力されるすべ
ての出力信号をテストパッド５から検出するようにして
いる。
【００１５】機能試験を行うときには、まず、試験回路
１のコントローラ７は、各出力スイッチ４1，４2，・・
・，４nをすべてオフ制御すると同時に、各パッド間ス
イッチ６1，６2，・・・，６nをすべてオン制御する。
１のコントローラ７は、各出力スイッチ４1，４2，・・
・，４nをすべてオフ制御すると同時に、各パッド間ス
イッチ６1，６2，・・・，６nをすべてオン制御する。
【００１６】次に、コントローラ７は、出力スイッチ４
1，４2，・・・，４nの１つを順次オン状態にしてい
く。すなわち、最初に、１番目の出力スイッチ４1だけ
をオン状態にすることにより、出力バッファ２1の出力
がこの出力スイッチ４1とすべてのパッド間スイッチ
６1，６2，・・・，６nを介してテストパッド５に電気
的に接続され、出力バッファ２1の出力信号がテストパ
ッド５に出力することができるようになる。次に、１番
目の出力スイッチ４1をオフ状態に戻し、２番目の出力
スイッチ４2だけをオン状態にすることにで、出力バッ
ファ２2の出力が出力スイッチ４2とパッド間スイッチ６
2，・・・，６nとを介してテストパッド５に接続され、
出力バッファ２2の出力信号がテストパッド５に出力さ
れるようになる。このようにして、出力スイッチ４1，
４2，・・・，４nの１つを順次オンすることにより、出
力バッファ２1，２2，・・・，２nの出力信号を順次テ
ストパッド５に出力させることができ、これを１本のプ
ローブ針を通じてモニタすることで出力バッファ２1，
２2，・・・，２nの全出力を試験することができる。
1，４2，・・・，４nの１つを順次オン状態にしてい
く。すなわち、最初に、１番目の出力スイッチ４1だけ
をオン状態にすることにより、出力バッファ２1の出力
がこの出力スイッチ４1とすべてのパッド間スイッチ
６1，６2，・・・，６nを介してテストパッド５に電気
的に接続され、出力バッファ２1の出力信号がテストパ
ッド５に出力することができるようになる。次に、１番
目の出力スイッチ４1をオフ状態に戻し、２番目の出力
スイッチ４2だけをオン状態にすることにで、出力バッ
ファ２2の出力が出力スイッチ４2とパッド間スイッチ６
2，・・・，６nとを介してテストパッド５に接続され、
出力バッファ２2の出力信号がテストパッド５に出力さ
れるようになる。このようにして、出力スイッチ４1，
４2，・・・，４nの１つを順次オンすることにより、出
力バッファ２1，２2，・・・，２nの出力信号を順次テ
ストパッド５に出力させることができ、これを１本のプ
ローブ針を通じてモニタすることで出力バッファ２1，
２2，・・・，２nの全出力を試験することができる。
【００１７】次に、本発明の実施の形態を、液晶パネル
駆動用の集積回路に適用した場合を例にして詳細に説明
する。図２は本発明の第１の実施の形態に係る試験回路
の構成例を部分的に示す回路図、図３は図２の回路の要
部信号波形図である。
駆動用の集積回路に適用した場合を例にして詳細に説明
する。図２は本発明の第１の実施の形態に係る試験回路
の構成例を部分的に示す回路図、図３は図２の回路の要
部信号波形図である。
【００１８】液晶パネルには、ソースドライバまたはデ
ータドライバと呼ばれる集積回路と、ゲートドライバと
呼ばれる集積回路が接続される。図２に示す回路は、デ
ータドライバの一部を示す回路図である。データドライ
バは、その最終段に液晶パネルの各画素セルに画像電圧
を供給する出力回路が設けられている。この出力回路
は、各画素セルに対応して設けられた複数のオペアンプ
１０1，１０2，・・・から構成されている。各オペアン
プ１０1，１０2，・・・の出力端子は、トランスファゲ
ート１１1，１１2，・・・を介して出力パッド１２1，
１２2，・・・に接続されている。トランスファゲート
１１1，１１2，・・・は、ＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタとから構成され、Ｐ
チャネルＭＯＳトランジスタのゲート端子にハイレベル
の電圧が印加され、ＮチャネルＭＯＳトランジスタのゲ
ート端子にローレベルの電圧が印加されたとき、オフ状
態になり、ＰチャネルＭＯＳトランジスタのゲート端子
にローレベルの電圧が印加され、ＮチャネルＭＯＳトラ
ンジスタのゲート端子にハイレベルの電圧が印加された
とき、オン状態になるスイッチとして機能する。
ータドライバと呼ばれる集積回路と、ゲートドライバと
呼ばれる集積回路が接続される。図２に示す回路は、デ
ータドライバの一部を示す回路図である。データドライ
バは、その最終段に液晶パネルの各画素セルに画像電圧
を供給する出力回路が設けられている。この出力回路
は、各画素セルに対応して設けられた複数のオペアンプ
１０1，１０2，・・・から構成されている。各オペアン
プ１０1，１０2，・・・の出力端子は、トランスファゲ
ート１１1，１１2，・・・を介して出力パッド１２1，
１２2，・・・に接続されている。トランスファゲート
１１1，１１2，・・・は、ＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタとから構成され、Ｐ
チャネルＭＯＳトランジスタのゲート端子にハイレベル
の電圧が印加され、ＮチャネルＭＯＳトランジスタのゲ
ート端子にローレベルの電圧が印加されたとき、オフ状
態になり、ＰチャネルＭＯＳトランジスタのゲート端子
にローレベルの電圧が印加され、ＮチャネルＭＯＳトラ
ンジスタのゲート端子にハイレベルの電圧が印加された
とき、オン状態になるスイッチとして機能する。
【００１９】トランスファゲート１１1，１１2，・・・
のＮチャネル側のゲート端子は、フリップフロップ１３
1，１３2，・・・の非反転出力端子に接続され、Ｐチャ
ネル側のゲート端子は、反転出力端子に接続されてい
る。フリップフロップ１３1のデータ入力端子（Ｄ）
は、コントローラ１４に接続され、非反転出力端子は次
のフリップフロップ１３2のデータ入力端子に接続され
ている。以下、同様にして、フリップフロップ１３2の
非反転出力端子は次のフリップフロップのデータ入力端
子に接続されるようにして、複数のフリップフロップ１
３1，１３2，・・・がカスケード接続されている。フリ
ップフロップ１３1，１３2，・・・のクロック入力端子
（ＣＬＫ）およびリセット入力端子（Ｒ）は、それぞれ
コントローラ１４に接続されたクロックライン１５およ
びリセットライン１６に接続されている。
のＮチャネル側のゲート端子は、フリップフロップ１３
1，１３2，・・・の非反転出力端子に接続され、Ｐチャ
ネル側のゲート端子は、反転出力端子に接続されてい
る。フリップフロップ１３1のデータ入力端子（Ｄ）
は、コントローラ１４に接続され、非反転出力端子は次
のフリップフロップ１３2のデータ入力端子に接続され
ている。以下、同様にして、フリップフロップ１３2の
非反転出力端子は次のフリップフロップのデータ入力端
子に接続されるようにして、複数のフリップフロップ１
３1，１３2，・・・がカスケード接続されている。フリ
ップフロップ１３1，１３2，・・・のクロック入力端子
（ＣＬＫ）およびリセット入力端子（Ｒ）は、それぞれ
コントローラ１４に接続されたクロックライン１５およ
びリセットライン１６に接続されている。
【００２０】また、隣接する出力パッド１２1，１２2，
・・・の間、およびこの出力回路の最後に配置された出
力パッドとテストパッド１７との間には、ＰチャネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタとか
ら構成されたスイッチ機能を有するトランスファゲート
１８1，１８2，・・・が接続されている。トランスファ
ゲート１８1，１８2，・・・のＮチャネル側のゲート端
子は、コントローラ１４の非反転テスト信号を出力する
テストライン１９に接続され、Ｐチャネル側のゲート端
子は、反転テスト信号を出力するテストライン２０に接
続されている。
・・・の間、およびこの出力回路の最後に配置された出
力パッドとテストパッド１７との間には、ＰチャネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタとか
ら構成されたスイッチ機能を有するトランスファゲート
１８1，１８2，・・・が接続されている。トランスファ
ゲート１８1，１８2，・・・のＮチャネル側のゲート端
子は、コントローラ１４の非反転テスト信号を出力する
テストライン１９に接続され、Ｐチャネル側のゲート端
子は、反転テスト信号を出力するテストライン２０に接
続されている。
【００２１】次に、図３を参照して、この試験回路の動
作について説明する。オペアンプ１０1，１０2の出力端
子には、試験用に入力された画像信号に対応するレベル
の階調電圧信号Ａ，Ｆが出力されているとする。まず、
コントローラ１４は、リセットライン１６にリセット信
号を出力してすべてのフリップフロップ１３1，１３2，
・・・をリセットし、すべてのトランスファゲート１１
1，１１2，・・・をオフ状態にしてすべてのオペアンプ
１０1，１０2の出力をハイインピーダンスにしておく。
次に、コントローラ１４は、テストライン１９にハイレ
ベルの電圧Ｃ、テストライン２０にローレベルの電圧を
出力して、すべてのトランスファゲート１８1，１８2，
・・・をオン状態にする。
作について説明する。オペアンプ１０1，１０2の出力端
子には、試験用に入力された画像信号に対応するレベル
の階調電圧信号Ａ，Ｆが出力されているとする。まず、
コントローラ１４は、リセットライン１６にリセット信
号を出力してすべてのフリップフロップ１３1，１３2，
・・・をリセットし、すべてのトランスファゲート１１
1，１１2，・・・をオフ状態にしてすべてのオペアンプ
１０1，１０2の出力をハイインピーダンスにしておく。
次に、コントローラ１４は、テストライン１９にハイレ
ベルの電圧Ｃ、テストライン２０にローレベルの電圧を
出力して、すべてのトランスファゲート１８1，１８2，
・・・をオン状態にする。
【００２２】次に、コントローラ１４は、クロックライ
ン１５にクロック信号を出力する。まず、最初のフリッ
プフロップ１３1がクロック信号に同期してデータ入力
端子よりコントローラ１４から出力されるハイレベルの
データをラッチし、非反転出力端子にハイレベルのデー
タＢを、反転出力端子にローレベルのデータを出力す
る。これにより、トランスファゲート１１1はオン状態
に切り換わり、オペアンプ１０1の階調電圧信号Ａを出
力パッド１２1に出力する。この階調電圧信号Ａは、す
べてのトランスファゲート１８1，１８2，・・・を介し
てテストパッド１７に出力信号Ｅとして出力される。
ン１５にクロック信号を出力する。まず、最初のフリッ
プフロップ１３1がクロック信号に同期してデータ入力
端子よりコントローラ１４から出力されるハイレベルの
データをラッチし、非反転出力端子にハイレベルのデー
タＢを、反転出力端子にローレベルのデータを出力す
る。これにより、トランスファゲート１１1はオン状態
に切り換わり、オペアンプ１０1の階調電圧信号Ａを出
力パッド１２1に出力する。この階調電圧信号Ａは、す
べてのトランスファゲート１８1，１８2，・・・を介し
てテストパッド１７に出力信号Ｅとして出力される。
【００２３】その間、コントローラ１４からフリップフ
ロップ１３1に出力されていたデータは、ローレベルに
遷移する。フリップフロップ１３1は、次のクロック信
号に同期してローレベルのデータをラッチし、非反転出
力端子のデータＢをローレベルに、反転出力端子のデー
タをハイレベルにする。これと同時に、２番目のフリッ
プフロップ１３2は、１番目のフリップフロップ１３1の
非反転出力端子に出力していたハイレベルのデータをラ
ッチし、非反転出力端子にハイレベルのデータＤを、反
転出力端子にローレベルのデータを出力する。これによ
り、トランスファゲート１１1はオフ状態に切り換わ
り、オペアンプ１０1の階調電圧信号Ａを遮断すると同
時に、トランスファゲート１１2はオン状態に切り換わ
り、オペアンプ１０2の階調電圧信号Ｆを出力パッド１
２2に出力する。この階調電圧信号Ｆは、トランスファ
ゲート１８2，・・・を介してテストパッド１７に出力
信号Ｅとして出力される。
ロップ１３1に出力されていたデータは、ローレベルに
遷移する。フリップフロップ１３1は、次のクロック信
号に同期してローレベルのデータをラッチし、非反転出
力端子のデータＢをローレベルに、反転出力端子のデー
タをハイレベルにする。これと同時に、２番目のフリッ
プフロップ１３2は、１番目のフリップフロップ１３1の
非反転出力端子に出力していたハイレベルのデータをラ
ッチし、非反転出力端子にハイレベルのデータＤを、反
転出力端子にローレベルのデータを出力する。これによ
り、トランスファゲート１１1はオフ状態に切り換わ
り、オペアンプ１０1の階調電圧信号Ａを遮断すると同
時に、トランスファゲート１１2はオン状態に切り換わ
り、オペアンプ１０2の階調電圧信号Ｆを出力パッド１
２2に出力する。この階調電圧信号Ｆは、トランスファ
ゲート１８2，・・・を介してテストパッド１７に出力
信号Ｅとして出力される。
【００２４】以下、同様にして、３番目以降のフリップ
フロップが順次前段の出力をラッチして３番目以降のト
ランスファゲートを順番にオン状態に切り換え、オペア
ンプの出力を順番にテストパッド１７に出力していく。
これにより、狭ピッチの出力パッド１２1，１２2，・・
・にプローブ針を接触することなくテストパッド１７の
みに接触させるだけでデータドライバの出力回路の全出
力を試験することができる。
フロップが順次前段の出力をラッチして３番目以降のト
ランスファゲートを順番にオン状態に切り換え、オペア
ンプの出力を順番にテストパッド１７に出力していく。
これにより、狭ピッチの出力パッド１２1，１２2，・・
・にプローブ針を接触することなくテストパッド１７の
みに接触させるだけでデータドライバの出力回路の全出
力を試験することができる。
【００２５】図４は本発明の第２の実施の形態に係る試
験回路の構成例を部分的に示す回路図である。この試験
回路では、測定対象でないオペアンプの出力を遮断する
トランスファゲートとして、データドライバを構成する
回路の一部を利用している。すなわち、液晶とＴＦＴ
（Thin Film Transistor）とを組み合わせた液晶パネル
を駆動するデータドライバは、コモン電圧に対して正極
性の階調電圧と負極性の階調電圧とを交互に出力する必
要性から、隣接する２画素セルに対して正極性の階調電
圧を出力する正極系統と、負極性の階調電圧を出力する
負極系統と、これらの系統を交互に切り換える極性反転
回路とを有している。この極性反転回路が、測定対象で
ないオペアンプの出力を遮断するスイッチとして利用さ
れている。
験回路の構成例を部分的に示す回路図である。この試験
回路では、測定対象でないオペアンプの出力を遮断する
トランスファゲートとして、データドライバを構成する
回路の一部を利用している。すなわち、液晶とＴＦＴ
（Thin Film Transistor）とを組み合わせた液晶パネル
を駆動するデータドライバは、コモン電圧に対して正極
性の階調電圧と負極性の階調電圧とを交互に出力する必
要性から、隣接する２画素セルに対して正極性の階調電
圧を出力する正極系統と、負極性の階調電圧を出力する
負極系統と、これらの系統を交互に切り換える極性反転
回路とを有している。この極性反転回路が、測定対象で
ないオペアンプの出力を遮断するスイッチとして利用さ
れている。
【００２６】この図４において、正極性の階調電圧を出
力するオペアンプ３０と、負極性の階調電圧を出力する
オペアンプ３１とが対となって複数設けられており、そ
れらの出力端子は、極性反転回路を介して出力パッド３
２1，３２2、３２3，３２4、３２5，３２6・・・に接続
されている。極性反転回路は、それぞれＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタとから
なる４つのトランスファゲート３３，３４，３５，３６
によって構成されている。オペアンプ３０の出力端子
は、トランスファゲート３３を介して奇数番目の出力パ
ッド３２1，３２3，３２5・・・に接続され、トランス
ファゲート３５を介して偶数番目の出力パッド３２2，
３２4，３２6・・・に接続されている。オペアンプ３１
の出力端子は、トランスファゲート３４を介して奇数番
目の出力パッド３２1，３２3，３２ 5・・・に接続さ
れ、トランスファゲート３６を介して偶数番目の出力パ
ッド３２2，３２4，３２6・・・に接続されている。
力するオペアンプ３０と、負極性の階調電圧を出力する
オペアンプ３１とが対となって複数設けられており、そ
れらの出力端子は、極性反転回路を介して出力パッド３
２1，３２2、３２3，３２4、３２5，３２6・・・に接続
されている。極性反転回路は、それぞれＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタとから
なる４つのトランスファゲート３３，３４，３５，３６
によって構成されている。オペアンプ３０の出力端子
は、トランスファゲート３３を介して奇数番目の出力パ
ッド３２1，３２3，３２5・・・に接続され、トランス
ファゲート３５を介して偶数番目の出力パッド３２2，
３２4，３２6・・・に接続されている。オペアンプ３１
の出力端子は、トランスファゲート３４を介して奇数番
目の出力パッド３２1，３２3，３２ 5・・・に接続さ
れ、トランスファゲート３６を介して偶数番目の出力パ
ッド３２2，３２4，３２6・・・に接続されている。
【００２７】コントローラ３７の極性切換信号ＰＯＬを
出力する端子は、切換制御ライン３８に接続されてい
る。この切換制御ライン３８は、ＮＡＮＤゲート３９の
第１入力端子に接続され、その出力端子は、トランスフ
ァゲート３３，３６のＰチャネル側のゲート端子とイン
バータ（ＮＯＴゲート）４０の入力端子とに接続されて
いる。インバータ４０の出力端子は、トランスファゲー
ト３３，３６のＮチャネル側のゲート端子に接続されて
いる。また、切換制御ライン３８は、インバータ４１を
介してＮＡＮＤゲート４２の第１入力端子に接続され、
その出力端子は、トランスファゲート３４，３５のＰチ
ャネル側のゲート端子とインバータ４３の入力端子とに
接続されている。インバータ４３の出力端子は、トラン
スファゲート３４，３５のＮチャネル側のゲート端子に
接続されている。
出力する端子は、切換制御ライン３８に接続されてい
る。この切換制御ライン３８は、ＮＡＮＤゲート３９の
第１入力端子に接続され、その出力端子は、トランスフ
ァゲート３３，３６のＰチャネル側のゲート端子とイン
バータ（ＮＯＴゲート）４０の入力端子とに接続されて
いる。インバータ４０の出力端子は、トランスファゲー
ト３３，３６のＮチャネル側のゲート端子に接続されて
いる。また、切換制御ライン３８は、インバータ４１を
介してＮＡＮＤゲート４２の第１入力端子に接続され、
その出力端子は、トランスファゲート３４，３５のＰチ
ャネル側のゲート端子とインバータ４３の入力端子とに
接続されている。インバータ４３の出力端子は、トラン
スファゲート３４，３５のＮチャネル側のゲート端子に
接続されている。
【００２８】コントローラ３７は、また、データ出力端
子、クロック信号出力端子、リセット信号出力端子を有
し、これらの出力端子はフリップフロップ４４に接続さ
れている。フリップフロップ４４は、その非反転出力端
子を次段のフリップフロップ４４のデータ入力端子に接
続するようカスケード接続されている。フリップフロッ
プ４４の反転出力端子は、ＮＡＮＤゲート４５の第１入
力端子に接続されている。このＮＡＮＤゲート４５の第
２入力端子は、コントローラ３７から非反転テスト信号
を出力するテストライン４６に接続され、出力端子は、
ＮＡＮＤゲート３９，４２の第２入力端子に接続されて
いる。
子、クロック信号出力端子、リセット信号出力端子を有
し、これらの出力端子はフリップフロップ４４に接続さ
れている。フリップフロップ４４は、その非反転出力端
子を次段のフリップフロップ４４のデータ入力端子に接
続するようカスケード接続されている。フリップフロッ
プ４４の反転出力端子は、ＮＡＮＤゲート４５の第１入
力端子に接続されている。このＮＡＮＤゲート４５の第
２入力端子は、コントローラ３７から非反転テスト信号
を出力するテストライン４６に接続され、出力端子は、
ＮＡＮＤゲート３９，４２の第２入力端子に接続されて
いる。
【００２９】さらに、奇数番目の出力パッド３２1，３
２3，３２5・・・の間には、トランスファゲート４７が
接続され、そのＮチャネル側のゲート端子は、コントロ
ーラ３７から非反転テスト信号を出力するテストライン
４８が接続され、Ｐチャネル側のゲート端子は、コント
ローラ３７から反転テスト信号を出力するテストライン
４９が接続されている。そして、最終段のトランスファ
ゲート４７には、テストパッド５０が接続されている。
２3，３２5・・・の間には、トランスファゲート４７が
接続され、そのＮチャネル側のゲート端子は、コントロ
ーラ３７から非反転テスト信号を出力するテストライン
４８が接続され、Ｐチャネル側のゲート端子は、コント
ローラ３７から反転テスト信号を出力するテストライン
４９が接続されている。そして、最終段のトランスファ
ゲート４７には、テストパッド５０が接続されている。
【００３０】次に、このデータドライバの試験回路の動
作について説明する。まず、コントローラ３７は、すべ
てのフリップフロップ４４をリセットする。このとき、
コントローラ３７は、テストライン４６，４８，４９お
よび切換制御ライン３８にローレベルの電圧を出力して
いる。したがって、ＮＡＮＤゲート４５，３９の出力端
子は、ハイレベルの電圧を出力し、ＮＡＮＤゲート４２
の出力端子は、ローレベルの電圧を出力しているので、
トランスファゲート３３，３６はオフ状態、トランスフ
ァゲート３４，３５はオン状態になっている。
作について説明する。まず、コントローラ３７は、すべ
てのフリップフロップ４４をリセットする。このとき、
コントローラ３７は、テストライン４６，４８，４９お
よび切換制御ライン３８にローレベルの電圧を出力して
いる。したがって、ＮＡＮＤゲート４５，３９の出力端
子は、ハイレベルの電圧を出力し、ＮＡＮＤゲート４２
の出力端子は、ローレベルの電圧を出力しているので、
トランスファゲート３３，３６はオフ状態、トランスフ
ァゲート３４，３５はオン状態になっている。
【００３１】次に、コントローラ３７がハイレベルのテ
スト信号を出力すると、すべてのＮＡＮＤゲート４５の
出力端子は、ローレベルの電圧を出力し、ＮＡＮＤゲー
ト３９，４２の出力端子は、ハイレベルの電圧を出力す
るので、極性反転回路のすべてのトランスファゲート３
３，３４，３５，３６はオフ状態、奇数番目の出力パッ
ド３２1，３２3，３２5・・・とテストパッド５０とに
接続されているすべてのトランスファゲート４７はオン
状態になる。
スト信号を出力すると、すべてのＮＡＮＤゲート４５の
出力端子は、ローレベルの電圧を出力し、ＮＡＮＤゲー
ト３９，４２の出力端子は、ハイレベルの電圧を出力す
るので、極性反転回路のすべてのトランスファゲート３
３，３４，３５，３６はオフ状態、奇数番目の出力パッ
ド３２1，３２3，３２5・・・とテストパッド５０とに
接続されているすべてのトランスファゲート４７はオン
状態になる。
【００３２】次に、最初のフリップフロップ４４がクロ
ック信号に同期してデータ入力端子よりコントローラ３
７から出力されるハイレベルのデータをラッチすると、
その反転出力端子にローレベルの電圧を出力する。これ
と同時に、コントローラ３７は、ハイレベルの極性切換
信号ＰＯＬを出力する。これにより、極性反転回路のト
ランスファゲート３３，３６はオン状態、トランスファ
ゲート３４，３５はオフ状態になるので、正極性の階調
電圧を出力するオペアンプ３０の出力が、トランスファ
ゲート３３，４７を介してテストパッド５０に接続され
ることになり、正極性の階調電圧がテストパッド５０に
出力される。
ック信号に同期してデータ入力端子よりコントローラ３
７から出力されるハイレベルのデータをラッチすると、
その反転出力端子にローレベルの電圧を出力する。これ
と同時に、コントローラ３７は、ハイレベルの極性切換
信号ＰＯＬを出力する。これにより、極性反転回路のト
ランスファゲート３３，３６はオン状態、トランスファ
ゲート３４，３５はオフ状態になるので、正極性の階調
電圧を出力するオペアンプ３０の出力が、トランスファ
ゲート３３，４７を介してテストパッド５０に接続され
ることになり、正極性の階調電圧がテストパッド５０に
出力される。
【００３３】次に、コントローラ３７がローレベルの極
性切換信号ＰＯＬを出力すると、ＮＡＮＤゲート３９，
４２の出力端子の状態が反転するので、今度は、極性反
転回路のトランスファゲート３３，３６はオフ状態、ト
ランスファゲート３４，３５はオン状態になって、負極
性の階調電圧を出力するオペアンプ３１の出力が、トラ
ンスファゲート３４，４７を介してテストパッド５０に
接続されることになり、負極性の階調電圧がテストパッ
ド５０に出力される。
性切換信号ＰＯＬを出力すると、ＮＡＮＤゲート３９，
４２の出力端子の状態が反転するので、今度は、極性反
転回路のトランスファゲート３３，３６はオフ状態、ト
ランスファゲート３４，３５はオン状態になって、負極
性の階調電圧を出力するオペアンプ３１の出力が、トラ
ンスファゲート３４，４７を介してテストパッド５０に
接続されることになり、負極性の階調電圧がテストパッ
ド５０に出力される。
【００３４】以上のテスト信号出力後の動作は、フリッ
プフロップ４４がクロック信号に同期して順次出力状態
を遷移させながら繰り返し行うことにより、対となって
いるすべてのオペアンプ３０，３１が出力する正および
負の階調電圧をテストパッド５０に順次出力することが
できる。
プフロップ４４がクロック信号に同期して順次出力状態
を遷移させながら繰り返し行うことにより、対となって
いるすべてのオペアンプ３０，３１が出力する正および
負の階調電圧をテストパッド５０に順次出力することが
できる。
【００３５】図５はデータドライバ用集積回路のパッド
形成面を示す概念図である。集積回路５１は、その形状
の周囲に入出力端子を構成するパッドが配置されてい
る。図示の例では、集積回路５１の一辺に入力パッド５
２およびテストパッド５３が配置され、残りの三辺に出
力パッド５４が配置されている。試験時にプローブ針５
５が接触される入力パッド５２およびテストパッド５３
は、従来とほぼ同じピッチ間隔に配置され、プローブ針
５５を接触する際に問題がないようにしている。一方、
出力パッド５４は、プローブ針５５を接触することはな
いので、パッド間のピッチ間隔を狭く配置している。
形成面を示す概念図である。集積回路５１は、その形状
の周囲に入出力端子を構成するパッドが配置されてい
る。図示の例では、集積回路５１の一辺に入力パッド５
２およびテストパッド５３が配置され、残りの三辺に出
力パッド５４が配置されている。試験時にプローブ針５
５が接触される入力パッド５２およびテストパッド５３
は、従来とほぼ同じピッチ間隔に配置され、プローブ針
５５を接触する際に問題がないようにしている。一方、
出力パッド５４は、プローブ針５５を接触することはな
いので、パッド間のピッチ間隔を狭く配置している。
【００３６】この概念的な例では、すべての出力パッド
５４に出力される出力信号を１つのテストパッド５３で
試験するようにしたが、たとえば３８４個の出力を有す
るデータドライバでは、すべての出力を１つのテストパ
ッド５３で試験することは、効率が悪いことから、実際
には、出力パッド５４をいくつかのグループに分けて、
グループごとに１つのテストパッド５３を設けるように
している。好ましい実施の形態では、出力パッド５４の
数が３８４個の場合、たとえば４８個の出力パッド５４
ごとに１つ、全体では８個のテストパッド５３を設けて
いる。この場合も、８個のテストパッド５３は、入力パ
ッド５２と同じ列に配置されることになる。機能試験
は、すべてのグループで同時に行われ、これによって試
験時間を短縮している。
５４に出力される出力信号を１つのテストパッド５３で
試験するようにしたが、たとえば３８４個の出力を有す
るデータドライバでは、すべての出力を１つのテストパ
ッド５３で試験することは、効率が悪いことから、実際
には、出力パッド５４をいくつかのグループに分けて、
グループごとに１つのテストパッド５３を設けるように
している。好ましい実施の形態では、出力パッド５４の
数が３８４個の場合、たとえば４８個の出力パッド５４
ごとに１つ、全体では８個のテストパッド５３を設けて
いる。この場合も、８個のテストパッド５３は、入力パ
ッド５２と同じ列に配置されることになる。機能試験
は、すべてのグループで同時に行われ、これによって試
験時間を短縮している。
【００３７】また、図示の例では、集積回路５１の一辺
を入力パッド５２およびテストパッド５３で占有してい
るが、この辺の一部に出力パッド５４が配置されていて
もよい。
を入力パッド５２およびテストパッド５３で占有してい
るが、この辺の一部に出力パッド５４が配置されていて
もよい。
【００３８】図６はデータドライバ用集積回路の試験形
態を示す説明図である。多出力を有するデータドライバ
用集積回路の場合、従来では、その形状の四辺すべてに
配置されている入出力パッドに対してプローブ針を接触
させる構成になっていたが、本発明では、入力パッドお
よびテストパッドを共通の辺に配置することができるこ
とから、従来の試験装置を適用した場合、２つの集積回
路を同時に試験することが可能になる。
態を示す説明図である。多出力を有するデータドライバ
用集積回路の場合、従来では、その形状の四辺すべてに
配置されている入出力パッドに対してプローブ針を接触
させる構成になっていたが、本発明では、入力パッドお
よびテストパッドを共通の辺に配置することができるこ
とから、従来の試験装置を適用した場合、２つの集積回
路を同時に試験することが可能になる。
【００３９】集積回路５１は、図示のように、試験を行
う場所を複数並べて搬送される。この試験位置では、集
積回路５１が２個ずつ所定位置に固定され、これら集積
回路５１の入力パッド５２およびテストパッド５３に対
応して２列のプローブ針５５が同時に接離可能に配置さ
れている。
う場所を複数並べて搬送される。この試験位置では、集
積回路５１が２個ずつ所定位置に固定され、これら集積
回路５１の入力パッド５２およびテストパッド５３に対
応して２列のプローブ針５５が同時に接離可能に配置さ
れている。
【００４０】試験は、少ない数の入力パッド５２および
テストパッド５３にプローブ針５５を接触させて行うた
め、接触圧の調整が容易になり、安定した接触を得るこ
とができるようになる。また、２つの集積回路５１を同
時に試験するようにしたことにより、プローブ針接触時
の位置合わせ時間および試験時間は短くなる。
テストパッド５３にプローブ針５５を接触させて行うた
め、接触圧の調整が容易になり、安定した接触を得るこ
とができるようになる。また、２つの集積回路５１を同
時に試験するようにしたことにより、プローブ針接触時
の位置合わせ時間および試験時間は短くなる。
【００４１】（付記１） 出力回路と前記出力回路の出
力端子に対応して設けられた出力パッドとが複数並置さ
れている半導体装置において、前記出力回路のそれぞれ
の出力端子と対応する前記出力パッドとの間に直列に設
けられた出力スイッチと、試験時に使用されるテストパ
ッドと、隣接する前記出力パッド間および隣接する前記
出力パッドと前記テストパッドとの間に設けられたパッ
ド間スイッチと、前記出力スイッチおよび前記パッド間
スイッチを制御するコントローラと、を備えていること
を特徴とする半導体装置。
力端子に対応して設けられた出力パッドとが複数並置さ
れている半導体装置において、前記出力回路のそれぞれ
の出力端子と対応する前記出力パッドとの間に直列に設
けられた出力スイッチと、試験時に使用されるテストパ
ッドと、隣接する前記出力パッド間および隣接する前記
出力パッドと前記テストパッドとの間に設けられたパッ
ド間スイッチと、前記出力スイッチおよび前記パッド間
スイッチを制御するコントローラと、を備えていること
を特徴とする半導体装置。
【００４２】（付記２） 前記出力スイッチおよび前記
パッド間スイッチは、トランスファゲートによって構成
したことを特徴とする付記１記載の半導体装置。 （付記３） 前記コントローラは、試験時に、すべての
前記パッド間スイッチをオン状態に制御するとともに、
前記出力スイッチを順次オン状態に制御して対応する前
記出力回路の出力信号を前記テストパッドに順次出力す
るように構成されていることを特徴とする付記１記載の
半導体装置。
パッド間スイッチは、トランスファゲートによって構成
したことを特徴とする付記１記載の半導体装置。 （付記３） 前記コントローラは、試験時に、すべての
前記パッド間スイッチをオン状態に制御するとともに、
前記出力スイッチを順次オン状態に制御して対応する前
記出力回路の出力信号を前記テストパッドに順次出力す
るように構成されていることを特徴とする付記１記載の
半導体装置。
【００４３】（付記４） すべての前記出力回路および
対応する前記出力パッドを複数のグループに分け、前記
テストパッドをグループごとに１つ備えるようにしたこ
とを特徴とする付記１記載の半導体装置。
対応する前記出力パッドを複数のグループに分け、前記
テストパッドをグループごとに１つ備えるようにしたこ
とを特徴とする付記１記載の半導体装置。
【００４４】（付記５） 前記コントローラは、複数の
グループで同時に試験を行うようにしたことを特徴とす
る付記４記載の半導体装置。 （付記６） 前記テストパッドは、試験時に使用される
入力パッドと同じ並びに配置されていることを特徴とす
る付記１記載の半導体装置。
グループで同時に試験を行うようにしたことを特徴とす
る付記４記載の半導体装置。 （付記６） 前記テストパッドは、試験時に使用される
入力パッドと同じ並びに配置されていることを特徴とす
る付記１記載の半導体装置。
【００４５】（付記７） 前記出力パッドは、試験時に
使用される前記入力パッドおよび前記テストパッドのピ
ッチ間隔よりも狭ピッチ化されていることを特徴とする
付記６記載の半導体装置。
使用される前記入力パッドおよび前記テストパッドのピ
ッチ間隔よりも狭ピッチ化されていることを特徴とする
付記６記載の半導体装置。
【００４６】（付記８） 前記出力回路は、液晶パネル
の画素セルに画像電圧を供給する駆動回路であることを
特徴とする付記１記載の半導体装置。 （付記９） 液晶パネルの画素セルを駆動する複数の駆
動回路と前記駆動回路の出力端子に対応して設けられた
複数の出力パッドとを備えた液晶パネルドライバ装置に
おいて、試験時に使用されるテストパッドと、試験時に
前記駆動回路のそれぞれの出力端子と対応する前記出力
パッドとの間を切り離す出力スイッチと、試験時にすべ
ての前記出力パッドと前記テストパッドとの間を接続す
るパッド間スイッチと、試験時に前記出力スイッチを順
次接続するコントローラとを含む試験回路と、を備えて
いることを特徴とする液晶パネルドライバ装置。
の画素セルに画像電圧を供給する駆動回路であることを
特徴とする付記１記載の半導体装置。 （付記９） 液晶パネルの画素セルを駆動する複数の駆
動回路と前記駆動回路の出力端子に対応して設けられた
複数の出力パッドとを備えた液晶パネルドライバ装置に
おいて、試験時に使用されるテストパッドと、試験時に
前記駆動回路のそれぞれの出力端子と対応する前記出力
パッドとの間を切り離す出力スイッチと、試験時にすべ
ての前記出力パッドと前記テストパッドとの間を接続す
るパッド間スイッチと、試験時に前記出力スイッチを順
次接続するコントローラとを含む試験回路と、を備えて
いることを特徴とする液晶パネルドライバ装置。
【００４７】（付記１０） 前記テストパッドは、試験
時に使用される入力パッドと同じ並びに配置されている
ことを特徴とする付記９記載の液晶パネルドライバ装
置。 （付記１１） 隣接する２つの前記駆動回路と対応する
前記出力パッドとの間に配置されて一方の前記駆動回路
の出力端子を前記出力パッドの一方または他方に接続す
るとともに他方の前記駆動回路の出力端子を前記出力パ
ッドの他方または一方に接続するように切り換える出力
切換スイッチを備え、前記出力切換スイッチを前記試験
回路の前記出力スイッチとして機能させるようにしたこ
とを特徴とする付記９記載の液晶パネルドライバ装置。
時に使用される入力パッドと同じ並びに配置されている
ことを特徴とする付記９記載の液晶パネルドライバ装
置。 （付記１１） 隣接する２つの前記駆動回路と対応する
前記出力パッドとの間に配置されて一方の前記駆動回路
の出力端子を前記出力パッドの一方または他方に接続す
るとともに他方の前記駆動回路の出力端子を前記出力パ
ッドの他方または一方に接続するように切り換える出力
切換スイッチを備え、前記出力切換スイッチを前記試験
回路の前記出力スイッチとして機能させるようにしたこ
とを特徴とする付記９記載の液晶パネルドライバ装置。
【００４８】（付記１２） 前記出力切換スイッチは、
試験時に前記試験回路の前記コントローラによって隣接
する２つの前記駆動回路の出力端子を前記出力パッドの
一方に順次接続するよう制御され、前記パッド間スイッ
チは、対となる２つの前記駆動回路と対応する前記出力
パッドの一方にのみ相互に接続されていることを特徴と
する付記９記載の液晶パネルドライバ装置。
試験時に前記試験回路の前記コントローラによって隣接
する２つの前記駆動回路の出力端子を前記出力パッドの
一方に順次接続するよう制御され、前記パッド間スイッ
チは、対となる２つの前記駆動回路と対応する前記出力
パッドの一方にのみ相互に接続されていることを特徴と
する付記９記載の液晶パネルドライバ装置。
【００４９】
【発明の効果】以上説明したように本発明では、複数の
出力パッドに現れる電圧値を１つのテストパッドに順次
出力させるように構成した。出力パッドを使わないでテ
ストパッドを用いた試験が可能となるため、出力パッド
のピッチ間隔に制約されない狭ピッチ化が可能になり、
この狭ピッチ化によりチップ面積が小さくなってコスト
を低減することができる。
出力パッドに現れる電圧値を１つのテストパッドに順次
出力させるように構成した。出力パッドを使わないでテ
ストパッドを用いた試験が可能となるため、出力パッド
のピッチ間隔に制約されない狭ピッチ化が可能になり、
この狭ピッチ化によりチップ面積が小さくなってコスト
を低減することができる。
【００５０】また、本発明では、試験は入力パッドおよ
びテストパッドの少ない接触で行うことができるため、
プローブ針の接触圧の調整が容易かつ接触を確実にする
ことができ、試験歩留まりを安定させることができる。
びテストパッドの少ない接触で行うことができるため、
プローブ針の接触圧の調整が容易かつ接触を確実にする
ことができ、試験歩留まりを安定させることができる。
【００５１】さらに、本発明では、試験に使用される入
力パッドおよびテストパッドを一列に配置したことによ
り、プローブ針の位置合わせ時間を短縮することがで
き、さらに隣接する２つの半導体装置を同時に試験する
ことが可能なことから、試験時間を短縮することがで
き、低コスト化に寄与する。
力パッドおよびテストパッドを一列に配置したことによ
り、プローブ針の位置合わせ時間を短縮することがで
き、さらに隣接する２つの半導体装置を同時に試験する
ことが可能なことから、試験時間を短縮することがで
き、低コスト化に寄与する。
【図１】本発明による半導体装置の原理的な構成を示す
図である。
図である。
【図２】本発明の第１の実施の形態に係る試験回路の構
成例を部分的に示す回路図である。
成例を部分的に示す回路図である。
【図３】図２の回路の要部信号波形図である。
【図４】本発明の第２の実施の形態に係る試験回路の構
成例を部分的に示す回路図である。
成例を部分的に示す回路図である。
【図５】データドライバ用集積回路のパッド形成面を示
す概念図である。
す概念図である。
【図６】データドライバ用集積回路の試験形態を示す説
明図である。
明図である。
【図７】従来の半導体装置の試験方法を説明する図であ
る。
る。
１ 試験回路
２1〜２n 出力バッファ
３1〜３n 出力パッド
４1〜４n 出力スイッチ
５ テストパッド
６1〜６n パッド間スイッチ
７ コントローラ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 國分 政利
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 西沢 英一
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 鴫原 武夫
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 2G132 AA00 AG01 AK07 AL00
4M106 AA01 AC08 BA01 CA09
Claims (10)
- 【請求項１】 出力回路と前記出力回路の出力端子に対
応して設けられた出力パッドとが複数並置されている半
導体装置において、 前記出力回路のそれぞれの出力端子と対応する前記出力
パッドとの間に直列に設けられた出力スイッチと、 試験時に使用されるテストパッドと、 隣接する前記出力パッド間および隣接する前記出力パッ
ドと前記テストパッドとの間に設けられたパッド間スイ
ッチと、 前記出力スイッチおよび前記パッド間スイッチを制御す
るコントローラと、 を備えていることを特徴とする半導体装置。 - 【請求項２】 前記コントローラは、試験時に、すべて
の前記パッド間スイッチをオン状態に制御するととも
に、前記出力スイッチを順次オン状態に制御して対応す
る前記出力回路の出力信号を前記テストパッドに順次出
力するように構成されていることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 すべての前記出力回路および対応する前
記出力パッドを複数のグループに分け、前記テストパッ
ドをグループごとに１つ備えるようにしたことを特徴と
する請求項１記載の半導体装置。 - 【請求項４】 前記コントローラは、複数のグループで
同時に試験を行うようにしたことを特徴とする請求項３
記載の半導体装置。 - 【請求項５】 前記テストパッドは、試験時に使用され
る入力パッドと同じ並びに配置されていることを特徴と
する請求項１記載の半導体装置。 - 【請求項６】 前記出力パッドは、試験時に使用される
前記入力パッドおよび前記テストパッドのピッチ間隔よ
りも狭ピッチ化されていることを特徴とする請求項５記
載の半導体装置。 - 【請求項７】 液晶パネルの画素セルを駆動する複数の
駆動回路と前記駆動回路の出力端子に対応して設けられ
た複数の出力パッドとを備えた液晶パネルドライバ装置
において、 試験時に使用されるテストパッドと、 試験時に前記駆動回路のそれぞれの出力端子と対応する
前記出力パッドとの間を切り離す出力スイッチと、試験
時にすべての前記出力パッドと前記テストパッドとの間
を接続するパッド間スイッチと、試験時に前記出力スイ
ッチを順次接続するコントローラとを含む試験回路と、 を備えていることを特徴とする液晶パネルドライバ装
置。 - 【請求項８】 前記テストパッドは、試験時に使用され
る入力パッドと同じ並びに配置されていることを特徴と
する請求項７記載の液晶パネルドライバ装置。 - 【請求項９】 隣接する２つの前記駆動回路と対応する
前記出力パッドとの間に配置されて一方の前記駆動回路
の出力端子を前記出力パッドの一方または他方に接続す
るとともに他方の前記駆動回路の出力端子を前記出力パ
ッドの他方または一方に接続するように切り換える出力
切換スイッチを備え、 前記出力切換スイッチを前記試験回路の前記出力スイッ
チとして機能させるようにしたことを特徴とする請求項
７記載の液晶パネルドライバ装置。 - 【請求項１０】 前記出力切換スイッチは、試験時に前
記試験回路の前記コントローラによって隣接する２つの
前記駆動回路の出力端子を前記出力パッドの一方に順次
接続するよう制御され、前記パッド間スイッチは、対と
なる２つの前記駆動回路と対応する前記出力パッドの一
方にのみ相互に接続されていることを特徴とする請求項
７記載の液晶パネルドライバ装置。
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2006
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