JP2000315771A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
(57)【要約】
【課題】 検査用冶具のプローブ数と検査装置の測定
端子数の両方を削減できる半導体集積回路を提供するこ
と。 【解決手段】 通常動作モードとテストモードとを有
する半導体装置であって、複数の内部回路と、これら複
数の内部回路を外部と電気的に接続するための複数のパ
ッドと、テストモードにおいて外部から印加される少な
くとも１つの選択信号に従って複数の内部回路の内の１
つを選択する選択手段と、通常動作モードにおいて複数
の内部回路を複数のパッドにそれぞれ電気的に接続する
と共に、テストモードにおいて選択手段の出力に従って
複数の内部回路の内の選択された１つのみを複数のパッ
ドの内の所定の１つに電気的に接続する複数の開閉手段
とを具備する。
端子数の両方を削減できる半導体集積回路を提供するこ
と。 【解決手段】 通常動作モードとテストモードとを有
する半導体装置であって、複数の内部回路と、これら複
数の内部回路を外部と電気的に接続するための複数のパ
ッドと、テストモードにおいて外部から印加される少な
くとも１つの選択信号に従って複数の内部回路の内の１
つを選択する選択手段と、通常動作モードにおいて複数
の内部回路を複数のパッドにそれぞれ電気的に接続する
と共に、テストモードにおいて選択手段の出力に従って
複数の内部回路の内の選択された１つのみを複数のパッ
ドの内の所定の１つに電気的に接続する複数の開閉手段
とを具備する。
Description
【発明の属する技術分野】本発明は、一般的には半導体
集積回路に関し、特に、検査装置（ＬＳＩテスター等）
を用いて被検査デバイスを検査する際に、検査装置との
接続を容易にした半導体集積回路に関する。
集積回路に関し、特に、検査装置（ＬＳＩテスター等）
を用いて被検査デバイスを検査する際に、検査装置との
接続を容易にした半導体集積回路に関する。
【従来の技術】従来、ＬＣＤ（大型液晶表示装置）ドラ
イバ用ＩＣのように多数の出力端子を有する半導体集積
回路を検査する場合には、すべての出力端子のテストを
行うために、半導体集積回路の端子数と同じ数のプロー
ブをプローブカード上に立てて、多ピンへの対応が可能
な高機能ＬＳＩテスターを用いて検査を行っていた。図
２に、従来の半導体集積回路とプローブとの関係を示
す。図２において、半導体集積回路１が例えば３００個
の端子を有している場合には、ＬＳＩテスターに接続さ
れるプローブ２をプローブカード上に３００本立てて半
導体集積回路１との接続を行っていた。しかしながら、
半導体集積回路における端子と端子との間隔は年々狭く
なっており、物理的に全ての端子にプローブを立てるこ
とが困難になってきている。また、ピン数の多いプロー
ブカードや多ピンへの対応が可能な高機能ＬＳＩテスタ
ーは高価であり、そのため検査費用も高額になってしま
う。一方、日本国特許出願公開公報（特開）平１０−４
８２８９号には、多数の出力端子を有する半導体集積回
路の試験を、その出力端子の数より測定端子の数が少な
いＬＳＩテスターで行うことが掲載されている。図３
は、上記文献に掲載されている半導体集積回路と治具の
構成を示す図である。図３において、半導体集積回路の
内部にはアナログスイッチ１６〜１９が設けられてお
り、これによりドライバ１２〜１５の出力を出力パッド
２０〜２３にそれぞれ接続するか切り離すかを切り換え
る。出力パッド２０と２１の出力は、プローブ２６に接
続されて治具上でショ−トされ、ＬＳＩテスターの１つ
の測定端子に接続される。また、出力パッド２２と２３
の出力は、プローブ２７に接続されて治具上でショ−ト
され、ＬＳＩテスターのもう１つの測定端子に接続され
る。まず、制御端子２４をローレベルに、２５をハイレ
ベルに設定すると、アナログスイッチ１６と１８がオ
ン、１７と１９がオフになり、ドライバ１２と１４の出
力が測定端子に接続される。次に、制御端子２４をハイ
レベルに、２５をローレベルに設定すると、アナログス
イッチ１６と１８がオフ、１７と１９がオンになり、ド
ライバ１３と１５の出力が測定端子に接続される。これ
により、少数の測定端子を備える安価なＬＳＩテスター
で多数の出力パッドを有する半導体集積回路の検査が可
能となる。
イバ用ＩＣのように多数の出力端子を有する半導体集積
回路を検査する場合には、すべての出力端子のテストを
行うために、半導体集積回路の端子数と同じ数のプロー
ブをプローブカード上に立てて、多ピンへの対応が可能
な高機能ＬＳＩテスターを用いて検査を行っていた。図
２に、従来の半導体集積回路とプローブとの関係を示
す。図２において、半導体集積回路１が例えば３００個
の端子を有している場合には、ＬＳＩテスターに接続さ
れるプローブ２をプローブカード上に３００本立てて半
導体集積回路１との接続を行っていた。しかしながら、
半導体集積回路における端子と端子との間隔は年々狭く
なっており、物理的に全ての端子にプローブを立てるこ
とが困難になってきている。また、ピン数の多いプロー
ブカードや多ピンへの対応が可能な高機能ＬＳＩテスタ
ーは高価であり、そのため検査費用も高額になってしま
う。一方、日本国特許出願公開公報（特開）平１０−４
８２８９号には、多数の出力端子を有する半導体集積回
路の試験を、その出力端子の数より測定端子の数が少な
いＬＳＩテスターで行うことが掲載されている。図３
は、上記文献に掲載されている半導体集積回路と治具の
構成を示す図である。図３において、半導体集積回路の
内部にはアナログスイッチ１６〜１９が設けられてお
り、これによりドライバ１２〜１５の出力を出力パッド
２０〜２３にそれぞれ接続するか切り離すかを切り換え
る。出力パッド２０と２１の出力は、プローブ２６に接
続されて治具上でショ−トされ、ＬＳＩテスターの１つ
の測定端子に接続される。また、出力パッド２２と２３
の出力は、プローブ２７に接続されて治具上でショ−ト
され、ＬＳＩテスターのもう１つの測定端子に接続され
る。まず、制御端子２４をローレベルに、２５をハイレ
ベルに設定すると、アナログスイッチ１６と１８がオ
ン、１７と１９がオフになり、ドライバ１２と１４の出
力が測定端子に接続される。次に、制御端子２４をハイ
レベルに、２５をローレベルに設定すると、アナログス
イッチ１６と１８がオフ、１７と１９がオンになり、ド
ライバ１３と１５の出力が測定端子に接続される。これ
により、少数の測定端子を備える安価なＬＳＩテスター
で多数の出力パッドを有する半導体集積回路の検査が可
能となる。
【発明が解決しようとする課題】しかしながら、上記半
導体集積回路によれば、ＬＳＩテスターの測定端子の数
は削減されるが、検査用冶具のプローブは半導体集積回
路の出力パッドと同じ数だけ必要なので、その数は削減
されない。そこで、上記の点に鑑み、本発明は、検査用
冶具のプローブ数と検査装置の測定端子数との両方を削
減できる半導体集積回路を提供することを目的とする。
導体集積回路によれば、ＬＳＩテスターの測定端子の数
は削減されるが、検査用冶具のプローブは半導体集積回
路の出力パッドと同じ数だけ必要なので、その数は削減
されない。そこで、上記の点に鑑み、本発明は、検査用
冶具のプローブ数と検査装置の測定端子数との両方を削
減できる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係る半導体集積回路は、通常動作モードと
テストモードとを有し、複数の内部回路と、これら複数
の内部回路を外部と電気的に接続するための複数のパッ
ドと、テストモードにおいて外部から印加される少なく
とも１つの選択信号に従って複数の内部回路の内の１つ
を選択する選択手段と、通常動作モードにおいて複数の
内部回路を複数のパッドにそれぞれ電気的に接続すると
共に、テストモードにおいて選択手段の出力に従って複
数の内部回路の内の選択された１つのみを複数のパッド
の内の所定の１つに電気的に接続する複数の開閉手段と
を具備する。ここで、複数の開閉手段が、通常動作モー
ドにおいて複数の内部回路を複数のパッドにそれぞれ電
気的に接続すると共に、テストモードにおいて選択手段
の出力に従って複数の内部回路の内の選択された１つを
複数のパッドの内の対応する１つに電気的に接続する複
数の第１の開閉手段と、通常動作モードにおいて複数の
パッドを互いに電気的に分離すると共に、テストモード
において選択された内部回路に対応するパッドを所定の
パッドに電気的に接続する少なくとも１つの第２の開閉
手段とを含んでも良い。あるいは、複数の開閉手段が、
通常動作モードにおいて複数の内部回路を複数のパッド
にそれぞれ電気的に接続すると共に、テストモードにお
いて選択手段の出力に従って複数の内部回路の内の選択
された１つのみを複数のパッドの内の対応する１つに電
気的に接続する複数の第１の開閉手段と、通常動作モー
ドにおいて複数のパッドを互いに電気的に分離すると共
に、テストモードにおいて複数のパッドを互いに電気的
に接続する少なくとも１つの第２の開閉手段とを含んで
も良い。また、複数の開閉手段の各々がアナログスイッ
チを含んでも良い。さらに、選択信号の数をｎ個とし
て、内部回路の数を２n個とすれば、効率的である。以
上の様に構成した本発明に係る半導体装置によれば、選
択信号の設定によって複数の内部回路の内のいずれか１
つを選択して特定のパッドに接続することができるの
で、検査用治具のプローブは特定のパッドのみに立てれ
ば良いことになる。
め、本発明に係る半導体集積回路は、通常動作モードと
テストモードとを有し、複数の内部回路と、これら複数
の内部回路を外部と電気的に接続するための複数のパッ
ドと、テストモードにおいて外部から印加される少なく
とも１つの選択信号に従って複数の内部回路の内の１つ
を選択する選択手段と、通常動作モードにおいて複数の
内部回路を複数のパッドにそれぞれ電気的に接続すると
共に、テストモードにおいて選択手段の出力に従って複
数の内部回路の内の選択された１つのみを複数のパッド
の内の所定の１つに電気的に接続する複数の開閉手段と
を具備する。ここで、複数の開閉手段が、通常動作モー
ドにおいて複数の内部回路を複数のパッドにそれぞれ電
気的に接続すると共に、テストモードにおいて選択手段
の出力に従って複数の内部回路の内の選択された１つを
複数のパッドの内の対応する１つに電気的に接続する複
数の第１の開閉手段と、通常動作モードにおいて複数の
パッドを互いに電気的に分離すると共に、テストモード
において選択された内部回路に対応するパッドを所定の
パッドに電気的に接続する少なくとも１つの第２の開閉
手段とを含んでも良い。あるいは、複数の開閉手段が、
通常動作モードにおいて複数の内部回路を複数のパッド
にそれぞれ電気的に接続すると共に、テストモードにお
いて選択手段の出力に従って複数の内部回路の内の選択
された１つのみを複数のパッドの内の対応する１つに電
気的に接続する複数の第１の開閉手段と、通常動作モー
ドにおいて複数のパッドを互いに電気的に分離すると共
に、テストモードにおいて複数のパッドを互いに電気的
に接続する少なくとも１つの第２の開閉手段とを含んで
も良い。また、複数の開閉手段の各々がアナログスイッ
チを含んでも良い。さらに、選択信号の数をｎ個とし
て、内部回路の数を２n個とすれば、効率的である。以
上の様に構成した本発明に係る半導体装置によれば、選
択信号の設定によって複数の内部回路の内のいずれか１
つを選択して特定のパッドに接続することができるの
で、検査用治具のプローブは特定のパッドのみに立てれ
ば良いことになる。
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態について説明する。図１は、本発明の一実施形
態に係る半導体集積回路を示す図である。図１におい
て、半導体集積回路は、複数の内部回路と、これらの内
部回路に外部から信号を入力し、あるいはこれらの内部
回路から外部に信号を出力するための複数のパッドを含
んでいる。尚、各々の内部回路において入力信号と出力
信号とを切り換えることにより、各々のパッドを入出力
兼用パッドとして使用してもかまわない。ここでは、一
例として、４個の内部回路Ｃ１〜Ｃ４と、対応する４個
のパッドＰ１〜Ｐ４を示す。半導体集積回路の内部に
は、内部回路Ｃ１〜Ｃ４をパッドＰ１〜Ｐ４にそれぞれ
電気的に接続するか切り離すかを切り換えるアナログス
イッチＳ１１〜Ｓ１４と、隣接する２個のパッド間を電
気的に接続するか切り離すかを切り換えるアナログスイ
ッチＳ２１〜Ｓ２３が設けられている。各々のアナログ
スイッチの一方の端子にはゲートＧ１〜Ｇ４の対応する
出力が印加され、他方の端子にはゲートＧ１〜Ｇ４の対
応する出力が反転バッファＢ１〜Ｂ４によりそれぞれ反
転されて印加される。ゲートＧ１〜Ｇ４は、テスト信号
によって制御されると共に、ゲートＧ１〜Ｇ４に含まれ
るＡＮＤ回路の反転入力には、選択信号Ａ、Ｂが、反転
バッファＢａ１、Ｂｂ１又は反転バッファＢａ２、Ｂｂ
２を介して印加される。パッドＰｔ、Ｐａ、Ｐｂは、そ
れぞれテスト信号、選択信号Ａ、選択信号Ｂを入力する
ためのパッドである。次に、この半導体集積回路の動作
について説明する。通常モードにおいては、テスト信号
がローレベルにされ、このとき、選択信号Ａ、Ｂの如何
にかかわらずゲートＧ１〜Ｇ４の出力は強制的にハイレ
ベルにされるものとする。これにより、アナログスイッ
チＳ１１〜Ｓ１４はオンになり、内部回路Ｃ１〜Ｃ４を
パッドＰ１〜Ｐ４にそれぞれ電気的に接続する。一方、
アナログスイッチＳ２１〜Ｓ２３はオフとなり、パッド
間は互いに電気的に分離される。テストモードにおいて
は、テスト信号がハイレベルにされ，ゲートＧ１〜Ｇ４
はＡＮＤ回路として動作する。まず、選択信号Ａ、Ｂを
ローレベルに設定すると、ゲートＧ１の出力はハイレベ
ル、ゲートＧ２〜Ｇ４の出力はローレベルになる。これ
により、アナログスイッチＳ１１がオン、Ｓ１２〜Ｓ１
４がオフ、Ｓ２１がオフ、Ｓ２２〜Ｓ２３がオンにな
り、内部回路Ｃ１がパッドＰ１に接続される。次に、選
択信号Ａをローレベル、選択信号Ｂをハイレベルに設定
すると、ゲートＧ２の出力はハイレベル、ゲートＧ１、
Ｇ３〜Ｇ４の出力はローレベルになる。これにより、ア
ナログスイッチＳ１２がオン、Ｓ１１、Ｓ１３〜Ｓ１４
がオフ、Ｓ２２がオフ、Ｓ２１、Ｓ２３がオンになり、
内部回路Ｃ２がパッドＰ２さらにはパッドＰ１に接続さ
れる。次に、選択信号Ａをハイレベル、選択信号Ｂをロ
ーレベルに設定すると、ゲートＧ３の出力はハイレベ
ル、ゲートＧ１〜Ｇ２、Ｇ４の出力はローレベルにな
る。これにより、アナログスイッチＳ１３がオン、Ｓ１
１〜Ｓ１２、Ｓ１４がオフ、Ｓ２３がオフ、Ｓ２１〜Ｓ
２２がオンになり、内部回路Ｃ３がパッドＰ３さらには
パッドＰ１に接続される。次に、選択信号Ａ、Ｂをハイ
レベルに設定すると、ゲートＧ４の出力はハイレベル、
ゲートＧ１〜Ｇ３の出力はローレベルになる。これによ
り、アナログスイッチＳ１４がオン、Ｓ１１〜Ｓ１３が
オフ、Ｓ２１〜Ｓ２３がオンになり、内部回路Ｃ４がパ
ッドＰ４さらにはパッドＰ１に接続される。即ち、選択
信号Ａ、Ｂの設定によって、内部回路Ｃ１〜Ｃ４の内の
いずれか１つを選択してパッドＰ１に接続することがで
きるので、検査用治具のプローブはパッドＰ１のみに立
てれば良いことになる。このような構成を１６０個の内
部回路を含む半導体集積回路に使用すれば、検査のため
に必要なプローブの数は１６０個から４０個に削減され
る。その際、４０組の内部回路の検査において、ゲート
Ｇ１〜Ｇ４等からなる選択回路は共通に使用できる。一
般的には、選択信号の数をｎ個とすると、２n個の内部
回路までを共通のパッドで検査できる。従って、１６０
個の内部回路を含む半導体集積回路において、１つの選
択信号のみを用いる場合には、２個の内部回路を１組と
すれば必要なプローブの数は８０個となり、３つの選択
信号を用いる場合には、８個の内部回路を１組とすれば
必要なプローブの数は２０個となる。上記実施形態にお
いて、例えば、内部回路Ｃ４を検査する場合には、全て
の隣接するパッド間をショートしたが、パッドＰ４とパ
ッドＰ１との間をショートするようにしても良い。ま
た、例えば、内部回路Ｃ２を検査する場合には、アナロ
グスイッチＳ２１とＳ２３をオンにしてＳ２２をオフに
したが、アナログスイッチＳ１３〜Ｓ１４がオフとなっ
ているので、アナログスイッチＳ２１〜Ｓ２３の全てを
オンにしてもかまわない。さらに、アナログスイッチの
替りに、他の電気的な開閉手段を用いてもかまわない。
施の形態について説明する。図１は、本発明の一実施形
態に係る半導体集積回路を示す図である。図１におい
て、半導体集積回路は、複数の内部回路と、これらの内
部回路に外部から信号を入力し、あるいはこれらの内部
回路から外部に信号を出力するための複数のパッドを含
んでいる。尚、各々の内部回路において入力信号と出力
信号とを切り換えることにより、各々のパッドを入出力
兼用パッドとして使用してもかまわない。ここでは、一
例として、４個の内部回路Ｃ１〜Ｃ４と、対応する４個
のパッドＰ１〜Ｐ４を示す。半導体集積回路の内部に
は、内部回路Ｃ１〜Ｃ４をパッドＰ１〜Ｐ４にそれぞれ
電気的に接続するか切り離すかを切り換えるアナログス
イッチＳ１１〜Ｓ１４と、隣接する２個のパッド間を電
気的に接続するか切り離すかを切り換えるアナログスイ
ッチＳ２１〜Ｓ２３が設けられている。各々のアナログ
スイッチの一方の端子にはゲートＧ１〜Ｇ４の対応する
出力が印加され、他方の端子にはゲートＧ１〜Ｇ４の対
応する出力が反転バッファＢ１〜Ｂ４によりそれぞれ反
転されて印加される。ゲートＧ１〜Ｇ４は、テスト信号
によって制御されると共に、ゲートＧ１〜Ｇ４に含まれ
るＡＮＤ回路の反転入力には、選択信号Ａ、Ｂが、反転
バッファＢａ１、Ｂｂ１又は反転バッファＢａ２、Ｂｂ
２を介して印加される。パッドＰｔ、Ｐａ、Ｐｂは、そ
れぞれテスト信号、選択信号Ａ、選択信号Ｂを入力する
ためのパッドである。次に、この半導体集積回路の動作
について説明する。通常モードにおいては、テスト信号
がローレベルにされ、このとき、選択信号Ａ、Ｂの如何
にかかわらずゲートＧ１〜Ｇ４の出力は強制的にハイレ
ベルにされるものとする。これにより、アナログスイッ
チＳ１１〜Ｓ１４はオンになり、内部回路Ｃ１〜Ｃ４を
パッドＰ１〜Ｐ４にそれぞれ電気的に接続する。一方、
アナログスイッチＳ２１〜Ｓ２３はオフとなり、パッド
間は互いに電気的に分離される。テストモードにおいて
は、テスト信号がハイレベルにされ，ゲートＧ１〜Ｇ４
はＡＮＤ回路として動作する。まず、選択信号Ａ、Ｂを
ローレベルに設定すると、ゲートＧ１の出力はハイレベ
ル、ゲートＧ２〜Ｇ４の出力はローレベルになる。これ
により、アナログスイッチＳ１１がオン、Ｓ１２〜Ｓ１
４がオフ、Ｓ２１がオフ、Ｓ２２〜Ｓ２３がオンにな
り、内部回路Ｃ１がパッドＰ１に接続される。次に、選
択信号Ａをローレベル、選択信号Ｂをハイレベルに設定
すると、ゲートＧ２の出力はハイレベル、ゲートＧ１、
Ｇ３〜Ｇ４の出力はローレベルになる。これにより、ア
ナログスイッチＳ１２がオン、Ｓ１１、Ｓ１３〜Ｓ１４
がオフ、Ｓ２２がオフ、Ｓ２１、Ｓ２３がオンになり、
内部回路Ｃ２がパッドＰ２さらにはパッドＰ１に接続さ
れる。次に、選択信号Ａをハイレベル、選択信号Ｂをロ
ーレベルに設定すると、ゲートＧ３の出力はハイレベ
ル、ゲートＧ１〜Ｇ２、Ｇ４の出力はローレベルにな
る。これにより、アナログスイッチＳ１３がオン、Ｓ１
１〜Ｓ１２、Ｓ１４がオフ、Ｓ２３がオフ、Ｓ２１〜Ｓ
２２がオンになり、内部回路Ｃ３がパッドＰ３さらには
パッドＰ１に接続される。次に、選択信号Ａ、Ｂをハイ
レベルに設定すると、ゲートＧ４の出力はハイレベル、
ゲートＧ１〜Ｇ３の出力はローレベルになる。これによ
り、アナログスイッチＳ１４がオン、Ｓ１１〜Ｓ１３が
オフ、Ｓ２１〜Ｓ２３がオンになり、内部回路Ｃ４がパ
ッドＰ４さらにはパッドＰ１に接続される。即ち、選択
信号Ａ、Ｂの設定によって、内部回路Ｃ１〜Ｃ４の内の
いずれか１つを選択してパッドＰ１に接続することがで
きるので、検査用治具のプローブはパッドＰ１のみに立
てれば良いことになる。このような構成を１６０個の内
部回路を含む半導体集積回路に使用すれば、検査のため
に必要なプローブの数は１６０個から４０個に削減され
る。その際、４０組の内部回路の検査において、ゲート
Ｇ１〜Ｇ４等からなる選択回路は共通に使用できる。一
般的には、選択信号の数をｎ個とすると、２n個の内部
回路までを共通のパッドで検査できる。従って、１６０
個の内部回路を含む半導体集積回路において、１つの選
択信号のみを用いる場合には、２個の内部回路を１組と
すれば必要なプローブの数は８０個となり、３つの選択
信号を用いる場合には、８個の内部回路を１組とすれば
必要なプローブの数は２０個となる。上記実施形態にお
いて、例えば、内部回路Ｃ４を検査する場合には、全て
の隣接するパッド間をショートしたが、パッドＰ４とパ
ッドＰ１との間をショートするようにしても良い。ま
た、例えば、内部回路Ｃ２を検査する場合には、アナロ
グスイッチＳ２１とＳ２３をオンにしてＳ２２をオフに
したが、アナログスイッチＳ１３〜Ｓ１４がオフとなっ
ているので、アナログスイッチＳ２１〜Ｓ２３の全てを
オンにしてもかまわない。さらに、アナログスイッチの
替りに、他の電気的な開閉手段を用いてもかまわない。
【発明の効果】以上述べた様に、本発明によれば、半導
体集積回路の検査のために必要な検査用冶具のプローブ
数と検査装置の測定端子数の両方を削減することによ
り、半導体集積回路の製造コストをさらに削減できる。
体集積回路の検査のために必要な検査用冶具のプローブ
数と検査装置の測定端子数の両方を削減することによ
り、半導体集積回路の製造コストをさらに削減できる。
【図１】本発明の一実施形態に係る半導体集積回路を示
す図である。
す図である。
【図２】従来の半導体集積回路とプローブとの関係を示
す図である。
す図である。
【図３】従来の半導体集積回路と治具の構成を示す図で
ある。
ある。
Ｃ１〜Ｃ４ 内部回路 Ｐ１〜Ｐ４、Ｐｔ、Ｐａ、Ｐｂ パッド Ｓ１１〜Ｓ１４、Ｓ２１〜Ｓ２３ アナログスイッチ Ｂ１〜Ｂ４、Ｂａ１〜Ｂａ２、Ｂｂ１〜Ｂｂ２ 反転バ
ッファ Ｇ１〜Ｇ４ ゲート
ッファ Ｇ１〜Ｇ４ ゲート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年５月７日（１９９９．５．７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体集積回路
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的には半導体
集積回路に関し、特に、検査装置（ＬＳＩテスター等）
を用いて被検査デバイスを検査する際に、検査装置との
接続を容易にした半導体集積回路に関する。
集積回路に関し、特に、検査装置（ＬＳＩテスター等）
を用いて被検査デバイスを検査する際に、検査装置との
接続を容易にした半導体集積回路に関する。
【０００２】
【従来の技術】従来、ＬＣＤ（大型液晶表示装置）ドラ
イバ用ＩＣのように多数の出力端子を有する半導体集積
回路を検査する場合には、すべての出力端子のテストを
行うために、半導体集積回路の端子数と同じ数のプロー
ブをプローブカード上に立てて、多ピンへの対応が可能
な高機能ＬＳＩテスターを用いて検査を行っていた。
イバ用ＩＣのように多数の出力端子を有する半導体集積
回路を検査する場合には、すべての出力端子のテストを
行うために、半導体集積回路の端子数と同じ数のプロー
ブをプローブカード上に立てて、多ピンへの対応が可能
な高機能ＬＳＩテスターを用いて検査を行っていた。
【０００３】図２に、従来の半導体集積回路とプローブ
との関係を示す。図２において、半導体集積回路１が例
えば３００個の端子を有している場合には、ＬＳＩテス
ターに接続されるプローブ２をプローブカード上に３０
０本立てて半導体集積回路１との接続を行っていた。し
かしながら、半導体集積回路における端子と端子との間
隔は年々狭くなっており、物理的に全ての端子にプロー
ブを立てることが困難になってきている。また、ピン数
の多いプローブカードや多ピンへの対応が可能な高機能
ＬＳＩテスターは高価であり、そのため検査費用も高額
になってしまう。
との関係を示す。図２において、半導体集積回路１が例
えば３００個の端子を有している場合には、ＬＳＩテス
ターに接続されるプローブ２をプローブカード上に３０
０本立てて半導体集積回路１との接続を行っていた。し
かしながら、半導体集積回路における端子と端子との間
隔は年々狭くなっており、物理的に全ての端子にプロー
ブを立てることが困難になってきている。また、ピン数
の多いプローブカードや多ピンへの対応が可能な高機能
ＬＳＩテスターは高価であり、そのため検査費用も高額
になってしまう。
【０００４】一方、日本国特許出願公開公報（特開）平
１０−４８２８９号には、多数の出力端子を有する半導
体集積回路の試験を、その出力端子の数より測定端子の
数が少ないＬＳＩテスターで行うことが掲載されてい
る。
１０−４８２８９号には、多数の出力端子を有する半導
体集積回路の試験を、その出力端子の数より測定端子の
数が少ないＬＳＩテスターで行うことが掲載されてい
る。
【０００５】図３は、上記文献に掲載されている半導体
集積回路と治具の構成を示す図である。図３において、
半導体集積回路の内部にはアナログスイッチ１６〜１９
が設けられており、これによりドライバ１２〜１５の出
力を出力パッド２０〜２３にそれぞれ接続するか切り離
すかを切り換える。出力パッド２０と２１の出力は、プ
ローブ２６に接続されて治具上でショ−トされ、ＬＳＩ
テスターの１つの測定端子に接続される。また、出力パ
ッド２２と２３の出力は、プローブ２７に接続されて治
具上でショ−トされ、ＬＳＩテスターのもう１つの測定
端子に接続される。まず、制御端子２４をローレベル
に、２５をハイレベルに設定すると、アナログスイッチ
１６と１８がオン、１７と１９がオフになり、ドライバ
１２と１４の出力が測定端子に接続される。次に、制御
端子２４をハイレベルに、２５をローレベルに設定する
と、アナログスイッチ１６と１８がオフ、１７と１９が
オンになり、ドライバ１３と１５の出力が測定端子に接
続される。これにより、少数の測定端子を備える安価な
ＬＳＩテスターで多数の出力パッドを有する半導体集積
回路の検査が可能となる。
集積回路と治具の構成を示す図である。図３において、
半導体集積回路の内部にはアナログスイッチ１６〜１９
が設けられており、これによりドライバ１２〜１５の出
力を出力パッド２０〜２３にそれぞれ接続するか切り離
すかを切り換える。出力パッド２０と２１の出力は、プ
ローブ２６に接続されて治具上でショ−トされ、ＬＳＩ
テスターの１つの測定端子に接続される。また、出力パ
ッド２２と２３の出力は、プローブ２７に接続されて治
具上でショ−トされ、ＬＳＩテスターのもう１つの測定
端子に接続される。まず、制御端子２４をローレベル
に、２５をハイレベルに設定すると、アナログスイッチ
１６と１８がオン、１７と１９がオフになり、ドライバ
１２と１４の出力が測定端子に接続される。次に、制御
端子２４をハイレベルに、２５をローレベルに設定する
と、アナログスイッチ１６と１８がオフ、１７と１９が
オンになり、ドライバ１３と１５の出力が測定端子に接
続される。これにより、少数の測定端子を備える安価な
ＬＳＩテスターで多数の出力パッドを有する半導体集積
回路の検査が可能となる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記半
導体集積回路によれば、ＬＳＩテスターの測定端子の数
は削減されるが、検査用冶具のプローブは半導体集積回
路の出力パッドと同じ数だけ必要なので、その数は削減
されない。
導体集積回路によれば、ＬＳＩテスターの測定端子の数
は削減されるが、検査用冶具のプローブは半導体集積回
路の出力パッドと同じ数だけ必要なので、その数は削減
されない。
【０００７】そこで、上記の点に鑑み、本発明は、検査
用冶具のプローブ数と検査装置の測定端子数との両方を
削減できる半導体集積回路を提供することを目的とす
る。
用冶具のプローブ数と検査装置の測定端子数との両方を
削減できる半導体集積回路を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係る半導体集積回路は、通常動作モードと
テストモードとを有し、複数の内部回路と、これら複数
の内部回路を外部と電気的に接続するための複数のパッ
ドと、テストモードにおいて外部から印加される少なく
とも１つの選択信号に従って複数の内部回路の内の１つ
を選択する選択手段と、通常動作モードにおいて複数の
内部回路を複数のパッドにそれぞれ電気的に接続すると
共に、テストモードにおいて選択手段の出力に従って複
数の内部回路の内の選択された１つのみを複数のパッド
の内の所定の１つに電気的に接続する複数の開閉手段と
を具備する。
め、本発明に係る半導体集積回路は、通常動作モードと
テストモードとを有し、複数の内部回路と、これら複数
の内部回路を外部と電気的に接続するための複数のパッ
ドと、テストモードにおいて外部から印加される少なく
とも１つの選択信号に従って複数の内部回路の内の１つ
を選択する選択手段と、通常動作モードにおいて複数の
内部回路を複数のパッドにそれぞれ電気的に接続すると
共に、テストモードにおいて選択手段の出力に従って複
数の内部回路の内の選択された１つのみを複数のパッド
の内の所定の１つに電気的に接続する複数の開閉手段と
を具備する。
【０００９】ここで、複数の開閉手段が、通常動作モー
ドにおいて複数の内部回路を複数のパッドにそれぞれ電
気的に接続すると共に、テストモードにおいて選択手段
の出力に従って複数の内部回路の内の選択された１つを
複数のパッドの内の対応する１つに電気的に接続する複
数の第１の開閉手段と、通常動作モードにおいて複数の
パッドを互いに電気的に分離すると共に、テストモード
において選択された内部回路に対応するパッドを所定の
パッドに電気的に接続する少なくとも１つの第２の開閉
手段とを含んでも良い。
ドにおいて複数の内部回路を複数のパッドにそれぞれ電
気的に接続すると共に、テストモードにおいて選択手段
の出力に従って複数の内部回路の内の選択された１つを
複数のパッドの内の対応する１つに電気的に接続する複
数の第１の開閉手段と、通常動作モードにおいて複数の
パッドを互いに電気的に分離すると共に、テストモード
において選択された内部回路に対応するパッドを所定の
パッドに電気的に接続する少なくとも１つの第２の開閉
手段とを含んでも良い。
【００１０】あるいは、複数の開閉手段が、通常動作モ
ードにおいて複数の内部回路を複数のパッドにそれぞれ
電気的に接続すると共に、テストモードにおいて選択手
段の出力に従って複数の内部回路の内の選択された１つ
のみを複数のパッドの内の対応する１つに電気的に接続
する複数の第１の開閉手段と、通常動作モードにおいて
複数のパッドを互いに電気的に分離すると共に、テスト
モードにおいて複数のパッドを互いに電気的に接続する
少なくとも１つの第２の開閉手段とを含んでも良い。
ードにおいて複数の内部回路を複数のパッドにそれぞれ
電気的に接続すると共に、テストモードにおいて選択手
段の出力に従って複数の内部回路の内の選択された１つ
のみを複数のパッドの内の対応する１つに電気的に接続
する複数の第１の開閉手段と、通常動作モードにおいて
複数のパッドを互いに電気的に分離すると共に、テスト
モードにおいて複数のパッドを互いに電気的に接続する
少なくとも１つの第２の開閉手段とを含んでも良い。
【００１１】また、複数の開閉手段の各々がアナログス
イッチを含んでも良い。
イッチを含んでも良い。
【００１２】さらに、選択信号の数をｎ個として、内部
回路の数を２n個とすれば、効率的である。
回路の数を２n個とすれば、効率的である。
【００１３】以上の様に構成した本発明に係る半導体装
置によれば、選択信号の設定によって複数の内部回路の
内のいずれか１つを選択して特定のパッドに接続するこ
とができるので、検査用治具のプローブは特定のパッド
のみに立てれば良いことになる。
置によれば、選択信号の設定によって複数の内部回路の
内のいずれか１つを選択して特定のパッドに接続するこ
とができるので、検査用治具のプローブは特定のパッド
のみに立てれば良いことになる。
【００１４】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態について説明する。
施の形態について説明する。
【００１５】図１は、本発明の一実施形態に係る半導体
集積回路を示す図である。
集積回路を示す図である。
【００１６】図１において、半導体集積回路は、複数の
内部回路と、これらの内部回路に外部から信号を入力
し、あるいはこれらの内部回路から外部に信号を出力す
るための複数のパッドを含んでいる。尚、各々の内部回
路において入力信号と出力信号とを切り換えることによ
り、各々のパッドを入出力兼用パッドとして使用しても
かまわない。ここでは、一例として、４個の内部回路Ｃ
１〜Ｃ４と、対応する４個のパッドＰ１〜Ｐ４を示す。
内部回路と、これらの内部回路に外部から信号を入力
し、あるいはこれらの内部回路から外部に信号を出力す
るための複数のパッドを含んでいる。尚、各々の内部回
路において入力信号と出力信号とを切り換えることによ
り、各々のパッドを入出力兼用パッドとして使用しても
かまわない。ここでは、一例として、４個の内部回路Ｃ
１〜Ｃ４と、対応する４個のパッドＰ１〜Ｐ４を示す。
【００１７】半導体集積回路の内部には、内部回路Ｃ１
〜Ｃ４をパッドＰ１〜Ｐ４にそれぞれ電気的に接続する
か切り離すかを切り換えるアナログスイッチＳ１１〜Ｓ
１４と、隣接する２個のパッド間を電気的に接続するか
切り離すかを切り換えるアナログスイッチＳ２１〜Ｓ２
３が設けられている。各々のアナログスイッチの一方の
端子にはゲートＧ１〜Ｇ４の対応する出力が印加され、
他方の端子にはゲートＧ１〜Ｇ４の対応する出力が反転
バッファＢ１〜Ｂ４によりそれぞれ反転されて印加され
る。
〜Ｃ４をパッドＰ１〜Ｐ４にそれぞれ電気的に接続する
か切り離すかを切り換えるアナログスイッチＳ１１〜Ｓ
１４と、隣接する２個のパッド間を電気的に接続するか
切り離すかを切り換えるアナログスイッチＳ２１〜Ｓ２
３が設けられている。各々のアナログスイッチの一方の
端子にはゲートＧ１〜Ｇ４の対応する出力が印加され、
他方の端子にはゲートＧ１〜Ｇ４の対応する出力が反転
バッファＢ１〜Ｂ４によりそれぞれ反転されて印加され
る。
【００１８】ゲートＧ１〜Ｇ４は、テスト信号によって
制御されると共に、ゲートＧ１〜Ｇ４に含まれるＡＮＤ
回路の反転入力には、選択信号Ａ、Ｂが、反転バッファ
Ｂａ１、Ｂｂ１又は反転バッファＢａ２、Ｂｂ２を介し
て印加される。
制御されると共に、ゲートＧ１〜Ｇ４に含まれるＡＮＤ
回路の反転入力には、選択信号Ａ、Ｂが、反転バッファ
Ｂａ１、Ｂｂ１又は反転バッファＢａ２、Ｂｂ２を介し
て印加される。
【００１９】パッドＰｔ、Ｐａ、Ｐｂは、それぞれテス
ト信号、選択信号Ａ、選択信号Ｂを入力するためのパッ
ドである。
ト信号、選択信号Ａ、選択信号Ｂを入力するためのパッ
ドである。
【００２０】次に、この半導体集積回路の動作について
説明する。
説明する。
【００２１】通常モードにおいては、テスト信号がロー
レベルにされ、このとき、選択信号Ａ、Ｂの如何にかか
わらずゲートＧ１〜Ｇ４の出力は強制的にハイレベルに
されるものとする。これにより、アナログスイッチＳ１
１〜Ｓ１４はオンになり、内部回路Ｃ１〜Ｃ４をパッド
Ｐ１〜Ｐ４にそれぞれ電気的に接続する。一方、アナロ
グスイッチＳ２１〜Ｓ２３はオフとなり、パッド間は互
いに電気的に分離される。
レベルにされ、このとき、選択信号Ａ、Ｂの如何にかか
わらずゲートＧ１〜Ｇ４の出力は強制的にハイレベルに
されるものとする。これにより、アナログスイッチＳ１
１〜Ｓ１４はオンになり、内部回路Ｃ１〜Ｃ４をパッド
Ｐ１〜Ｐ４にそれぞれ電気的に接続する。一方、アナロ
グスイッチＳ２１〜Ｓ２３はオフとなり、パッド間は互
いに電気的に分離される。
【００２２】テストモードにおいては、テスト信号がハ
イレベルにされ，ゲートＧ１〜Ｇ４はＡＮＤ回路として
動作する。
イレベルにされ，ゲートＧ１〜Ｇ４はＡＮＤ回路として
動作する。
【００２３】まず、選択信号Ａ、Ｂをローレベルに設定
すると、ゲートＧ１の出力はハイレベル、ゲートＧ２〜
Ｇ４の出力はローレベルになる。これにより、アナログ
スイッチＳ１１がオン、Ｓ１２〜Ｓ１４がオフ、Ｓ２１
がオフ、Ｓ２２〜Ｓ２３がオンになり、内部回路Ｃ１が
パッドＰ１に接続される。
すると、ゲートＧ１の出力はハイレベル、ゲートＧ２〜
Ｇ４の出力はローレベルになる。これにより、アナログ
スイッチＳ１１がオン、Ｓ１２〜Ｓ１４がオフ、Ｓ２１
がオフ、Ｓ２２〜Ｓ２３がオンになり、内部回路Ｃ１が
パッドＰ１に接続される。
【００２４】次に、選択信号Ａをローレベル、選択信号
Ｂをハイレベルに設定すると、ゲートＧ２の出力はハイ
レベル、ゲートＧ１、Ｇ３〜Ｇ４の出力はローレベルに
なる。これにより、アナログスイッチＳ１２がオン、Ｓ
１１、Ｓ１３〜Ｓ１４がオフ、Ｓ２２がオフ、Ｓ２１、
Ｓ２３がオンになり、内部回路Ｃ２がパッドＰ２さらに
はパッドＰ１に接続される。
Ｂをハイレベルに設定すると、ゲートＧ２の出力はハイ
レベル、ゲートＧ１、Ｇ３〜Ｇ４の出力はローレベルに
なる。これにより、アナログスイッチＳ１２がオン、Ｓ
１１、Ｓ１３〜Ｓ１４がオフ、Ｓ２２がオフ、Ｓ２１、
Ｓ２３がオンになり、内部回路Ｃ２がパッドＰ２さらに
はパッドＰ１に接続される。
【００２５】次に、選択信号Ａをハイレベル、選択信号
Ｂをローレベルに設定すると、ゲートＧ３の出力はハイ
レベル、ゲートＧ１〜Ｇ２、Ｇ４の出力はローレベルに
なる。これにより、アナログスイッチＳ１３がオン、Ｓ
１１〜Ｓ１２、Ｓ１４がオフ、Ｓ２３がオフ、Ｓ２１〜
Ｓ２２がオンになり、内部回路Ｃ３がパッドＰ３さらに
はパッドＰ１に接続される。
Ｂをローレベルに設定すると、ゲートＧ３の出力はハイ
レベル、ゲートＧ１〜Ｇ２、Ｇ４の出力はローレベルに
なる。これにより、アナログスイッチＳ１３がオン、Ｓ
１１〜Ｓ１２、Ｓ１４がオフ、Ｓ２３がオフ、Ｓ２１〜
Ｓ２２がオンになり、内部回路Ｃ３がパッドＰ３さらに
はパッドＰ１に接続される。
【００２６】次に、選択信号Ａ、Ｂをハイレベルに設定
すると、ゲートＧ４の出力はハイレベル、ゲートＧ１〜
Ｇ３の出力はローレベルになる。これにより、アナログ
スイッチＳ１４がオン、Ｓ１１〜Ｓ１３がオフ、Ｓ２１
〜Ｓ２３がオンになり、内部回路Ｃ４がパッドＰ４さら
にはパッドＰ１に接続される。
すると、ゲートＧ４の出力はハイレベル、ゲートＧ１〜
Ｇ３の出力はローレベルになる。これにより、アナログ
スイッチＳ１４がオン、Ｓ１１〜Ｓ１３がオフ、Ｓ２１
〜Ｓ２３がオンになり、内部回路Ｃ４がパッドＰ４さら
にはパッドＰ１に接続される。
【００２７】即ち、選択信号Ａ、Ｂの設定によって、内
部回路Ｃ１〜Ｃ４の内のいずれか１つを選択してパッド
Ｐ１に接続することができるので、検査用治具のプロー
ブはパッドＰ１のみに立てれば良いことになる。このよ
うな構成を１６０個の内部回路を含む半導体集積回路に
使用すれば、検査のために必要なプローブの数は１６０
個から４０個に削減される。その際、４０組の内部回路
の検査において、ゲートＧ１〜Ｇ４等からなる選択回路
は共通に使用できる。
部回路Ｃ１〜Ｃ４の内のいずれか１つを選択してパッド
Ｐ１に接続することができるので、検査用治具のプロー
ブはパッドＰ１のみに立てれば良いことになる。このよ
うな構成を１６０個の内部回路を含む半導体集積回路に
使用すれば、検査のために必要なプローブの数は１６０
個から４０個に削減される。その際、４０組の内部回路
の検査において、ゲートＧ１〜Ｇ４等からなる選択回路
は共通に使用できる。
【００２８】一般的には、選択信号の数をｎ個とする
と、２n個の内部回路までを共通のパッドで検査でき
る。従って、１６０個の内部回路を含む半導体集積回路
において、１つの選択信号のみを用いる場合には、２個
の内部回路を１組とすれば必要なプローブの数は８０個
となり、３つの選択信号を用いる場合には、８個の内部
回路を１組とすれば必要なプローブの数は２０個とな
る。
と、２n個の内部回路までを共通のパッドで検査でき
る。従って、１６０個の内部回路を含む半導体集積回路
において、１つの選択信号のみを用いる場合には、２個
の内部回路を１組とすれば必要なプローブの数は８０個
となり、３つの選択信号を用いる場合には、８個の内部
回路を１組とすれば必要なプローブの数は２０個とな
る。
【００２９】上記実施形態において、例えば、内部回路
Ｃ４を検査する場合には、全ての隣接するパッド間をシ
ョートしたが、パッドＰ４とパッドＰ１との間をショー
トするようにしても良い。
Ｃ４を検査する場合には、全ての隣接するパッド間をシ
ョートしたが、パッドＰ４とパッドＰ１との間をショー
トするようにしても良い。
【００３０】また、例えば、内部回路Ｃ２を検査する場
合には、アナログスイッチＳ２１とＳ２３をオンにして
Ｓ２２をオフにしたが、アナログスイッチＳ１３〜Ｓ１
４がオフとなっているので、アナログスイッチＳ２１〜
Ｓ２３の全てをオンにしてもかまわない。
合には、アナログスイッチＳ２１とＳ２３をオンにして
Ｓ２２をオフにしたが、アナログスイッチＳ１３〜Ｓ１
４がオフとなっているので、アナログスイッチＳ２１〜
Ｓ２３の全てをオンにしてもかまわない。
【００３１】さらに、アナログスイッチの替りに、他の
電気的な開閉手段を用いてもかまわない。
電気的な開閉手段を用いてもかまわない。
【００３２】
【発明の効果】以上述べた様に、本発明によれば、半導
体集積回路の検査のために必要な検査用冶具のプローブ
数と検査装置の測定端子数の両方を削減することによ
り、半導体集積回路の製造コストをさらに削減できる。
体集積回路の検査のために必要な検査用冶具のプローブ
数と検査装置の測定端子数の両方を削減することによ
り、半導体集積回路の製造コストをさらに削減できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体集積回路を示
す図である。
す図である。
【図２】従来の半導体集積回路とプローブとの関係を示
す図である。
す図である。
【図３】従来の半導体集積回路と治具の構成を示す図で
ある。
ある。
【符号の説明】 Ｃ１〜Ｃ４ 内部回路 Ｐ１〜Ｐ４、Ｐｔ、Ｐａ、Ｐｂ パッド Ｓ１１〜Ｓ１４、Ｓ２１〜Ｓ２３ アナログスイッチ Ｂ１〜Ｂ４、Ｂａ１〜Ｂａ２、Ｂｂ１〜Ｂｂ２ 反転バ
ッファ Ｇ１〜Ｇ４ ゲート
ッファ Ｇ１〜Ｇ４ ゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/00 Ｆターム(参考） 2G032 AF02 AJ03 AK14 AK15 AL05 4M106 AA02 AA07 AC08 AC09 AD01 AD14 AD23 DD10 DD11 DJ14 5F038 AV13 BE04 BE06 DT02 DT04 DT05 EZ20 5J056 AA00 BB53 BB60 CC00 FF07 FF10
Claims (5)
- 【請求項１】 通常動作モードとテストモードとを有す
る半導体集積回路であって、 複数の内部回路と、 前記複数の内部回路を外部と電気的に接続するための複
数のパッドと、 テストモードにおいて外部から印加される少なくとも１
つの選択信号に従って前記複数の内部回路の内の１つを
選択する選択手段と、 通常動作モードにおいて前記複数の内部回路を前記複数
のパッドにそれぞれ電気的に接続すると共に、テストモ
ードにおいて前記選択手段の出力に従って前記複数の内
部回路の内の選択された１つのみを前記複数のパッドの
内の所定の１つに電気的に接続する複数の開閉手段と、
を具備する前記半導体集積回路。 - 【請求項２】 前記複数の開閉手段が、 通常動作モードにおいて前記複数の内部回路を前記複数
のパッドにそれぞれ電気的に接続すると共に、テストモ
ードにおいて前記選択手段の出力に従って前記複数の内
部回路の内の選択された１つを前記複数のパッドの内の
対応する１つに電気的に接続する複数の第１の開閉手段
と、 通常動作モードにおいて前記複数のパッドを互いに電気
的に分離すると共に、テストモードにおいて前記選択さ
れた内部回路に対応するパッドを前記所定のパッドに電
気的に接続する少なくとも１つの第２の開閉手段と、を
含む、請求項１に記載の半導体集積回路。 - 【請求項３】 前記複数の開閉手段が、 通常動作モードにおいて前記複数の内部回路を前記複数
のパッドにそれぞれ電気的に接続すると共に、テストモ
ードにおいて前記選択手段の出力に従って前記複数の内
部回路の内の選択された１つのみを前記複数のパッドの
内の対応する１つに電気的に接続する複数の第１の開閉
手段と、 通常動作モードにおいて前記複数のパッドを互いに電気
的に分離すると共に、テストモードにおいて前記複数の
パッドを互いに電気的に接続する少なくとも１つの第２
の開閉手段と、を含む、請求項１に記載の半導体集積回
路。 - 【請求項４】 前記複数の開閉手段の各々がアナログス
イッチを含む、請求項１〜３のいずれかに記載の半導体
集積回路。 - 【請求項５】 前記選択信号の数がｎ個であり、前記内
部回路の数が２n個である、請求項１〜４のいずれかに
記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11124358A JP2000315771A (ja) | 1999-04-30 | 1999-04-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11124358A JP2000315771A (ja) | 1999-04-30 | 1999-04-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000315771A true JP2000315771A (ja) | 2000-11-14 |
Family
ID=14883432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11124358A Withdrawn JP2000315771A (ja) | 1999-04-30 | 1999-04-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000315771A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313847A (ja) * | 2001-03-30 | 2002-10-25 | Samsung Electronics Co Ltd | 電気的特性評価のためのテストパッドを有するチップオンフィルムパッケージ及びチップオンフィルムパッケージ形成方法 |
| JP2006229131A (ja) * | 2005-02-21 | 2006-08-31 | Nec Electronics Corp | 半導体集積回路 |
| US7580020B2 (en) | 2001-11-29 | 2009-08-25 | Fujitsu Microelectronics Limited | Semiconductor device and liquid crystal panel driver device |
| JP2010118428A (ja) * | 2008-11-12 | 2010-05-27 | Renesas Technology Corp | 表示装置駆動用半導体集積回路装置および表示装置駆動用半導体集積回路装置の製造方法 |
| FR3085759A1 (fr) * | 2018-09-12 | 2020-03-13 | Stmicroelectronics (Grenoble 2) Sas | Puce electronique a entrees/sorties analogiques comprenant des moyens d'auto-diagnostic |
| CN113436562A (zh) * | 2021-06-24 | 2021-09-24 | 京东方科技集团股份有限公司 | 一种显示面板、测试方法及显示装置 |
-
1999
- 1999-04-30 JP JP11124358A patent/JP2000315771A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2010118428A (ja) * | 2008-11-12 | 2010-05-27 | Renesas Technology Corp | 表示装置駆動用半導体集積回路装置および表示装置駆動用半導体集積回路装置の製造方法 |
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| US11353499B2 (en) | 2018-09-12 | 2022-06-07 | Stmicroelectronics (Grenoble 2) Sas | Electronic chip with analog input and output |
| CN113436562A (zh) * | 2021-06-24 | 2021-09-24 | 京东方科技集团股份有限公司 | 一种显示面板、测试方法及显示装置 |
| CN113436562B (zh) * | 2021-06-24 | 2023-12-19 | 京东方科技集团股份有限公司 | 一种显示面板、测试方法及显示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060704 |