JP4592080B2 - 半導体集積回路 - Google Patents
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Description
半導体チップには、回路機能部に加え、さらに、その回路機能部の入力端子、出力端子、制御端子、及び電源端子等と各々接続される電極パッド(以下、パッド)が同時に形成されている。
回路機能部の電気的特性確認は、各々のパッドと対応する位置にプローブ針を設けたプローブカードを介して、検査装置(テスター)にて行う。以下、この電気的特性確認試験をプローブテストという。
プローブテストは、回路機能部の電気的特性確認試験であるので、回路機能部と電気的に接続される各パッドに対してプローブ針を同時に接触させる必要がある。また、半導体ウェハーに形成されたすべての半導体チップについてプローブテストを行う必要があるため、その試験時間は、半導体チップ数とともに増加する。
第1電極パッド(1−1〜1−4)(3−1〜3−4)及び第2電極パッド(2−1〜2−4)(4−1〜4−4)と、
前記第1電極パッド(1−1〜1−4)(3−1〜3−4)と接続される第1データ保持回路(1L−1〜1L−4)(3L−1〜3L−4)、及び、前記第2電極パッド(2−1〜2−4)(4−1〜4−4)と接続される第2データ保持回路(2L−1〜2L−4)(4L−1〜4L−4)と、
前記第1データ保持回路(1L−1〜1L−4)(3L−1〜3L−4)及び前記第2データ保持回路(2L−1〜2L−4)(4L−1〜4L−4)と電気的に接続される内部回路(6)と、
前記第1データ保持回路(1L−1〜1L−4)(3L−1〜3L−4)及び前記第2データ保持回路(2L−1〜2L−4)(4L−1〜4L−4)間のデータ転送を制御する制御回路(7)と、
を有する半導体チップ(10)であって、
前記第1電極パッド(1−1〜1−4)(3−1〜3−4)の面積は前記第2電極パッド(2−1〜2−4)(4−1〜4−4)の面積より大きいことを特徴とする。
第1電極パッド(1−1〜1−4)(3−1〜3−4)及び第2電極パッド(2−1〜2−4)(4−1〜4−4)と、
前記第1電極パッド(1−1〜1−4)(3−1〜3−4)と接続される第1データ保持回路(1L−1〜1L−4)(3L−1〜3L−4)、及び、前記第2電極パッド(2−1〜2−4)(4−1〜4−4)と接続される第2データ保持回路(2L−1〜2L−4)(4L−1〜4L−4)と、
前記第1データ保持回路(1L−1〜1L−4)(3L−1〜3L−4)及び前記第2データ保持回路(2L−1〜2L−4)(4L−1〜4L−4)と電気的に接続される内部回路(6)と、
前記第1データ保持回路(1L−1〜1L−4)(3L−1〜3L−4)及び前記第2データ保持回路(2L−1〜2L−4)(4L−1〜4L−4)間のデータ転送を制御する制御回路(7)と、
を有する半導体チップ(10)であって、
前記第1電極パッド(1−1〜1−4)(3−1〜3−4)にはプローブ針跡が形成されていることを特徴とする。
第1電極パッド(1−1〜1−4)(3−1〜3−4)及び第2電極パッド(2−1〜2−4)(4−1〜4−4)と、
前記第1電極パッド(1−1〜1−4)(3−1〜3−4)と接続される第1データ保持回路(1L−1〜1L−4)(3L−1〜3L−4)、及び、前記第2電極パッド(2−1〜2−4)(4−1〜4−4)と接続される第2データ保持回路(2L−1〜2L−4)(4L−1〜4L−4)と、
前記第1データ保持回路(1L−1〜1L−4)(3L−1〜3L−4)及び前記第2データ保持回路(2L−1〜2L−4)(4L−1〜4L−4)と電気的に接続される内部回路(6)と、
前記第1データ保持回路(1L−1〜1L−4)(3L−1〜3L−4)及び前記第2データ保持回路(2L−1〜2L−4)(4L−1〜4L−4)間のデータ転送を制御する制御回路(7)と、
を有する半導体チップ(10)であって、
前記内部回路(6)は、前記第1電極パッド(1−1〜1−4)(3−1〜3−4)に印加される外部データの演算処理結果を内部回路(6)出力データとして出力し、
前記第2データ保持回路(2L−1〜2L−4)(4L−1〜4L−4)は、前記内部回路(6)出力データを保持し、
前記制御回路(7)は、前記内部回路(6)出力データを前記第2データ保持回路(2L−1〜2L−4)(4L−1〜4L−4)から前記第1データ保持回路(1L−1〜1L−4)(3L−1〜3L−4)に転送させる、
ことを特徴とする。
プローブされる第1電極パッド(1−1〜1−4)(3−1〜3−4)と、
プローブされない第2電極パッド(2−1〜2−4)(4−1〜4−4)と、
前記第1電極パッド(1−1〜1−4)(3−1〜3−4)と接続される第1データ保持回路(1L−1〜1L−4)(3L−1〜3L−4)、及び、前記第2電極パッド(2−1〜2−4)(4−1〜4−4)と接続される第2データ保持回路(2L−1〜2L−4)(4L−1〜4L−4)と、
前記第1データ保持回路(1L−1〜1L−4)(3L−1〜3L−4)、前記第2データ保持回路(2L−1〜2L−4)(4L−1〜4L−4)にそれぞれ第1出力データ、第2出力データを出力する内部回路(6)と、
前記第1データ保持回路(1L−1〜1L−4)(3L−1〜3L−4)及び前記第2データ保持回路(2L−1〜2L−4)(4L−1〜4L−4)に接続された制御回路(7)と、
を有する半導体チップ(10)であって、
前記第1電極パッド(1−1〜1−4)(3−1〜3−4)には前記第1出力データが供給され、
前記制御回路(7)は、制御信号に応じて前記第2出力データを前記第2データ保持回路(2L−1〜2L−4)(4L−1〜4L−4)から前記第1データ保持回路(1L−1〜1L−4)(3L−1〜3L−4)に転送し、前記第1電極パッド(1−1〜1−4)(3−1〜3−4)には前記第2出力データが供給される。
第1パッド群1−1〜1−4と第3パッド群3−1〜3−4は、半導体チップ10上の対向する2辺に配置されている。即ち、第1パッド群1−1〜1−4は、半導体チップ10上の辺Y1に形成されている。第3パッド群3−1〜3−4は、半導体チップ10上の辺Y1に対向する辺Y2に形成されている。
第2パッド群2−1〜2−4と第4パッド群4−1〜4−4は、半導体チップ10上の対向する他の2辺に配置されている。即ち、第2パッド群2−1〜2−4は、半導体チップ10上の辺Y1及び辺Y2に直交する辺X1に形成されている。第4パッド群4−1〜4−4は、半導体チップ10上の辺X1に対向する辺X2に形成されている。
例えば、第2パッド群2−1〜2−4及び第4パッド群4−1〜4−4の形状は正方形であり、第1パッド群1−1〜1−4及び第3パッド群3−1〜3−4の形状は、上記の正方形よりも面積が大きい長方形である。第1パッド群1−1〜1−4及び第3パッド群3−1〜3−4は、プローブされるプロービング領域と、プローブ後にボンディングされるボンディング領域とを有する。
第1ラッチ回路群1L−1〜1L−4は、内部回路6と第1パッド群1−1〜1−4との間に形成され、内部回路6に接続されている。第2ラッチ回路群2L−1〜2L−4は、内部回路6と第2パッド群2−1〜2−4との間に形成され、内部回路6に接続されている。第3ラッチ回路群3L−1〜3L−4は、内部回路6と第3パッド群3−1〜3−4との間に形成され、内部回路6に接続されている。第4ラッチ回路群4L−1〜4L−4は、内部回路6と第4パッド群4−1〜4−4との間に形成され、内部回路6に接続されている。
第1入出力回路群1IO−1〜1IO−4は、それぞれ、第1パッド群1−1〜1−4と、第1ラッチ回路群1L−1〜1L−4とに接続されている。第2入出力回路群2IO−1〜2IO−4は、それぞれ、第2パッド群2−1〜2−4と、第2ラッチ回路群2L−1〜2L−4とに接続されている。第3入出力回路群3IO−1〜3IO−4は、それぞれ、第3パッド群3−1〜3−4と、第3ラッチ回路群3L−1〜3L−4とに接続されている。第4入出力回路群4IO−1〜4IO−4は、それぞれ、第4パッド群4−1〜4−4と、第4ラッチ回路群4L−1〜4L−4とに接続されている。
制御回路7は、外部からの入出力制御信号により、第1入出力回路群1IO−1〜1IO−4、第2入出力回路群2IO−1〜2IO−4、第3入出力回路群3IO−1〜3IO−4、第4入出力回路群4IO−1〜4IO−4における入出力動作を制御する。
制御回路7は、外部からのラッチ制御信号により、第1ラッチ回路群1L−1〜1L−4、第2ラッチ回路群2L−1〜2L−4、第3ラッチ回路群3L−1〜3L−4、第4ラッチ回路群4L−1〜4L−4におけるラッチ動作を制御する。
第3入出力回路群3IO−1〜3IO−4は、第3ラッチ回路群3L−1〜3L−4にラッチされた第3データ群をそれぞれ第3パッド群3−1〜3−4に出力する。第3パッド群3−1〜3−4に供給された第3データ群は、それぞれ、入力データ(第1データ群)に対する出力データとして、プローブカード20を介してテスター30に供給される。これにより、第1パッド群1−1〜1−4に供給された入力データ(第1データ群)に対して、第3パッド群3−1〜3−4には出力データ(第3データ群)が供給される。
このデータ転送処理(ステップS23)において、第1パッド群1−1〜1−4、第3パッド群3−1〜3−4は、それぞれ、内部回路6からの出力データが供給される出力用パッドとして用いられる。この場合、制御回路7は、外部からの入出力制御信号に応じて、第1入出力回路群1IO−1〜1IO−4、第3入出力回路群3IO−1〜3IO−4を活性化する。このとき、制御回路7は、第1入出力回路群1IO−1〜1IO−4を、第1ラッチ回路群1L−1〜1L−4から第1パッド群1−1〜1−4にデータ転送を行なう出力バッファとして用いる。また、制御回路7は、第3入出力回路群3IO−1〜3IO−4を、第3ラッチ回路群3L−1〜3L−4から第3パッド群3−1〜3−4にデータ転送を行なう出力バッファとして用いる。
制御回路7は、演算処理結果である第2データ群、第3データ群、第4データ群を、それぞれ、第2ラッチ回路群2L−1〜2L−4、第3ラッチ回路群3L−4〜3L−1、第4ラッチ回路群4L−4〜4L−1を経由して、第3ラッチ回路群3L−4〜3L−1、第4ラッチ回路群4L−4〜4L−1、第1ラッチ回路群1L−1〜1L−4に転送する。この場合、制御回路7にラッチ制御信号が4回供給されたとき、第2データ群、第3データ群、第4データ群は、それぞれ、第2ラッチ回路群2L−1〜2L−4、第3ラッチ回路群3L−4〜3L−1、第4ラッチ回路群4L−4〜4L−1から、第3ラッチ回路群3L−4〜3L−1、第4ラッチ回路群4L−4〜4L−1、第1ラッチ回路群1L−1〜1L−4に転送される。
第1ラッチ回路群1L−4〜1L−1に第4データ群が転送されたとき、第1入出力回路群1IO−1〜3IO−4は、その第4データ群をそれぞれ第1パッド群1−1〜1−4に出力する。第1パッド群1−1〜1−4に供給された第4データ群は、それぞれ、入力データ(第1データ群)に対する出力データとして、プローブカード20を介してテスター30に供給される。
また、演算処理結果である第2データ群、第3データ群、第4データ群は、それぞれ、第2ラッチ回路群2L−1〜2L−4、第3ラッチ回路群3L−4〜3L−1、第4ラッチ回路群4L−4〜4L−1に保持されている。このため、制御回路7により、第2データ群、第3データ群、第4データ群を第3ラッチ回路群3L−4〜3L−1、第4ラッチ回路群4L−4〜4L−1、第1ラッチ回路群1L−1〜1L−4に転送することにより、プローブされている第3パッド群3−1〜3−4に第2データ群を供給し、プローブされている第1パッド群1−1〜1−4に第4データ群を供給する。これにより、プローブされていない第2パッド群2−1〜2−4、第4パッド群4−1〜4−4への出力データ(第2データ群、第4データ群)についてテストすることができる。
このように、本発明の半導体チップ10によれば、プローブするパッドの数を減らすことができる。
一方、他の実施例として、例えば、第1ラッチ回路群1L−1〜1L−4は、それぞれ第1パッド群1−1〜1−4に供給(印加)される外部信号である第1データ群を保持し、制御回路7は、その第1データ群を、それぞれ、第1ラッチ回路群1L−1〜1L−4から第2ラッチ回路群2L−1〜2L−4を経由して、内部回路6に入力させてもよい。
2−1〜2−4 第2パッド
3−1〜3−4 第3パッド
4−1〜4−4 第4パッド
1IO−1〜1IO−4 第1入出力回路
2IO−1〜2IO−4 第2入出力回路
3IO−1〜3IO−4 第3入出力回路
4IO−1〜4IO−4 第4入出力回路
1L−1〜1L−4 第1ラッチ回路
2L−1〜2L−4 第2ラッチ回路
3L−1〜3L−4 第3ラッチ回路
4L−1〜4L−4 第4ラッチ回路
5 回路機能部
6 内部回路
10 半導体チップ
20 プローブカード
30 検査装置(テスター)
X1 辺
X2 辺
Y1 辺
Y2 辺
Claims (11)
- 第1電極パッド及び第2電極パッドと、
前記第1電極パッドと接続される第1データ保持回路、及び、前記第2電極パッドと接続される第2データ保持回路と、
前記第1データ保持回路及び前記第2データ保持回路と電気的に接続される内部回路と、
前記第1データ保持回路及び前記第2データ保持回路間のデータ転送を制御する制御回路と、
を有する半導体チップであって、
前記第1電極パッドの面積は前記第2電極パッドの面積より大きいことを特徴とする半導体チップ。 - 第1電極パッド及び第2電極パッドと、
前記第1電極パッドと接続される第1データ保持回路、及び、前記第2電極パッドと接続される第2データ保持回路と、
前記第1データ保持回路及び前記第2データ保持回路と電気的に接続される内部回路と、
前記第1データ保持回路及び前記第2データ保持回路間のデータ転送を制御する制御回路と、
を有する半導体チップであって、
前記第1電極パッドにはプローブ針跡が形成されていることを特徴とする半導体チップ。 - 前記第2データ保持回路は前記内部回路の出力データを保持し、
前記出力データは前記第1データ保持回路を経由して前記第1電極パッドに伝えられる
ことを特徴とする請求項1又は2記載の半導体チップ。 - 前記第1データ保持回路は前記第1電極パッドに印加された外部信号を保持し、
前記外部信号は前記第1データ保持回路から前記第2データ保持回路を経由して前記内部回路に入力される
ことを特徴とする請求項1乃至3いずれかに記載の半導体チップ。 - 前記半導体チップは、
前記第1電極パッドと前記第1データ保持回路の間に接続される第1入出力回路と、
前記第2電極パッドと前記第2データ保持回路の間に接続される第2入出力回路とを更に有し、
前記第2入出力回路は、前記第2データ保持回路が前記出力データを保持している期間、非活性化される、
ことを特徴とする請求項3記載の半導体チップ。 - 前記第1電極パッド及び前記第2電極パッドは前記半導体チップの異なる辺に形成されていることを特徴とする請求項1乃至5いずれかに記載の半導体チップ。
- 前記第1電極パッドは互いに対向する2辺に、各々複数配置され、
前記第2電極パッドは他の2辺に、各々複数配置されている、
ことを特徴とする請求項1乃至6いずれかに記載の半導体チップ。 - 第1電極パッド及び第2電極パッドと、
前記第1電極パッドと接続される第1データ保持回路、及び、前記第2電極パッドと接続される第2データ保持回路と、
前記第1データ保持回路及び前記第2データ保持回路と電気的に接続される内部回路と、
前記第1データ保持回路及び前記第2データ保持回路間のデータ転送を制御する制御回路と、
を有する半導体チップであって、
前記内部回路は、前記第1電極パッドに印加される外部データの演算処理結果を内部回路出力データとして出力し、
前記第2データ保持回路は、前記内部回路出力データを保持し、
前記制御回路は、前記内部回路出力データを前記第2データ保持回路から前記第1データ保持回路に転送させる、
ことを特徴とする半導体チップ。 - プローブされる第1電極パッドと、
プローブされない第2電極パッドと、
前記第1電極パッドと接続される第1データ保持回路、及び、前記第2電極パッドと接続される第2データ保持回路と、
前記第1データ保持回路、前記第2データ保持回路にそれぞれ第1出力データ、第2出力データを出力する内部回路と、
前記第1データ保持回路及び前記第2データ保持回路に接続された制御回路と、
を有する半導体チップであって、
前記第1電極パッドには前記第1出力データが供給され、
前記制御回路は、制御信号に応じて前記第2出力データを前記第2データ保持回路から前記第1データ保持回路に転送し、前記第1電極パッドには前記第2出力データが供給される
半導体チップ。 - 第1電極パッド及び第2電極パッドと、
前記第1電極パッドと接続される第1データ保持回路、及び、前記第2電極パッドと接続される第2データ保持回路と、
前記第1データ保持回路及び前記第2データ保持回路と電気的に接続される内部回路と、
前記第1データ保持回路及び前記第2データ保持回路間のデータ転送を制御する制御回路と、
を有する半導体チップの製造方法であって、
前記半導体チップが複数配置された半導体基板に対し、前記第1電極パッドにプローブ針を接触させて前記内部回路に外部データを入力する工程と、
前記内部回路の演算処理結果を、前記第2データ保持回路を経由して前記第1データ保持回路に転送する工程と、
前記第1電極パッドに出力される前記内部回路の演算処理結果に基づき前記半導体チップの良否を判定する工程と、
からなる半導体チップの製造方法。 - 前記第1電極パッドへのプローブ針接触は、前記半導体基板における複数の半導体チップに対して行う、
ことを特徴とする請求項10記載の半導体チップの製造方法。
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