JP2011226809A - 半導体試験方法および半導体試験システム - Google Patents

Abstract

【課題】半導体試験装置のピンリソースを効率的に使用できる半導体試験方法および半導体試験システムを提供する。
【解決手段】実施形態によれば、半導体試験装置により、同一種類の半導体装置の各々に複数のテスト項目の電気的試験を行う半導体試験方法が開示される。この方法は、前記複数のテスト項目を、前記半導体試験装置の所定数のピンを使用して試験可能なテスト項目群と、前記所定数より少ない数のピンを使用して試験可能なＭ−１（Ｍは２以上の整数）個のテスト項目群と、のＭ個のテスト項目群に分けて、前記各テスト項目群を試験するそれぞれのピン接続を、前記半導体試験装置とＭ個の前記半導体装置との間で行い、前記ピン接続を行った後、前記半導体試験装置により、前記各テスト項目群の試験を同時に行う、ことを特徴とする。
【選択図】図１

Description

本発明の実施形態は、半導体試験方法および半導体試験システムに関する。

同一種類の半導体装置の電気的試験では、半導体試験装置のピンリソース数と半導体装置の１個あたりに使用するピン数とに応じて多個取り数を調整し、複数個の半導体装置に対して同時に測定を行なう。これにより、試験効率を向上している。

半導体試験装置は、半導体装置と信号をやり取りするための複数のピンから成る信号ピンリソースを有する。この他、半導体試験装置は、半導体装置に電源を供給する電源リソースや、アナログ測定を行なうアナログリソースなども有する。半導体試験装置と試験対象の半導体装置とは、プローブカード、または、テストボードおよび半導体ソケットを介して、物理的且つ電気的に接続される。

例えば、半導体試験装置が１０２４ピンの信号ピンリソースを有しており、試験の際に半導体装置の１個あたりに使用するピンの数が５１２ピンを超える場合を考える。この場合、信号ピンリソースは半導体装置の１個あたりに使用するピンの数だけ消費される。よって、残りの使用しない信号ピンリソースの数が半導体装置の１個あたりに使用するピンの数に満たないため、多個取り数を増やすことはできない。このため、半導体試験装置の信号ピンリソースが多く余り、無駄となる。この例の場合、プローブカード、またはテストボードは１個取りとなる。

すなわち、半導体試験装置の信号ピンリソース数（ＰＲ）と半導体装置の１個あたりに使用するピン数（ＤＰ）の関係により、使用しないピン数（ＰＲ−Ｎ個取り×ＤＰ）がＤＰに満たないケース、すなわち（Ｎ＋１）個取りができないケースにおいて、信号ピンリソースが多く余り、無駄となる問題がある。

なお、半導体試験装置は、例えば、特許文献１に記載される装置が知られている。

特開２００３−３１５４１４号公報

本発明の目的は、半導体試験装置のピンリソースを効率的に使用できる半導体試験方法および半導体試験システムを提供することにある。

実施形態によれば、半導体試験装置により、同一種類の半導体装置の各々に複数のテスト項目の電気的試験を行う半導体試験方法が開示される。この方法は、前記複数のテスト項目を、前記半導体試験装置の所定数のピンを使用して試験可能なテスト項目群と、前記所定数より少ない数のピンを使用して試験可能なＭ−１（Ｍは２以上の整数）個のテスト項目群と、のＭ個のテスト項目群に分けて、前記各テスト項目群を試験するそれぞれのピン接続を、前記半導体試験装置とＭ個の前記半導体装置との間で行い、前記ピン接続を行った後、前記半導体試験装置により、前記各テスト項目群の試験を同時に行う、ことを特徴とする。

本発明の第１の実施形態に係わる半導体試験装置と半導体装置の概略的な構成図である。 本発明の第１の実施形態に係わるプローブカードとテストボードの概略的な構成図である。 本発明の第１の実施形態に係わる半導体試験装置の動作の説明図である。 本発明の第１の実施形態に係わるＭ×Ｎ個取り測定の説明図である。 本発明の第２の実施形態に係わる半導体試験装置と半導体装置の概略的な構成図である。 本発明の第２の実施形態に係わる半導体試験装置の動作を示すフローチャートである。 本発明の第３の実施形態に係わる半導体試験システムの概略的な構成図である。 本発明の第３の実施形態に係わる半導体試験システムの動作の説明図である。 本発明の第４の実施形態に係わる半導体試験システムの概略的な構成図である。 本発明の第４の実施形態に係わる半導体試験システムの動作の説明図である。

以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。

（第１の実施形態）
本実施形態は、複数のテスト項目を、半導体試験装置の所定数のピンを使用して試験可能なテスト項目群と、その所定数より少ない数のピンを使用して試験可能なテスト項目群とに分け、各テスト項目群の試験を、別々の半導体装置に同時に行うことを特徴の１つとする。

より詳しくは、半導体装置の試験には、テスト容易化設計による、半導体装置の一部の端子で試験可能なスキャン試験やＢｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ（以下、ＢＩＳＴと称す）などと、半導体装置の多くの端子を使用するＤＣ試験や機能試験などがある。そこで、前者のような一部の端子を使用して試験可能なテスト項目群を試験するピン接続と、後者のような多くの端子を使用して試験可能なテスト項目群を試験するピン接続とを行なったプローブカードまたはテストボードと、複数の制御装置を備えて異なる試験を同時に実行できる半導体試験装置と、を使用して半導体装置の試験を行うようにする。

図１は、本発明の第１の実施形態に係わる半導体試験装置と半導体装置の概略的な構成図である。

図２は、本発明の第１の実施形態に係わるプローブカードとテストボードの概略的な構成図である。

同一種類の半導体装置１５−１，１５−２の各々に複数のテスト項目の試験が行われる。この複数のテスト項目は２つのテスト項目群ＴＧ１，ＴＧ２に分けられる。テスト項目群ＴＧ１は、スキャン試験やＢＩＳＴなどの一部の端子で試験可能なものである。テスト項目群ＴＧ２は、テスト項目群ＴＧ１を除いた、多くの端子を使用するものである。その上で、テスト項目群ＴＧ１を試験するためのピン接続２１を、半導体試験装置２０のピン２７と半導体装置１５−１の端子１６との間で行なう。また、テスト項目群ＴＧ２を試験するためのピン接続２２を、半導体試験装置２０のピン２８と半導体装置１５−２の端子１７との間で行なう。

これらのピン接続２１，２２は、図２のプローブカード２５またはテストボード２６を半導体試験装置２０と半導体装置１５−１，１５−２との間に介して行われる。前者の一部の端子で試験可能なテスト項目群ＴＧ１を試験するピン接続２１は、プローブカード２５またはテストボード２６のＤＵＴ１への接続に相当する。後者のテスト項目群ＴＧ２を試験するピン接続２２は、ＤＵＴ２への接続に相当する。本明細書において、ＤＵＴは、プローブカードでは試験対象となる半導体装置へのプローブが配置される領域を表し、テストボードでは試験対象となる半導体装置が装着されるソケットを表す。

半導体試験装置２０は、複数の制御装置２４−１，２４−２を備え、各制御装置２４−１，２４−２の制御に基づいて各ピン接続２１，２２を使用して異なる試験を同時に実行できる。この半導体試験装置２０は、半導体試験装置メーカ各社がリリースしている装置とする。

半導体試験装置２０のピン２３は、使用しないピンである。

次に、本発明の第１の実施形態に係わる半導体試験装置の動作について、比較例と対比して説明する。ここでは、ウェーハ上につくり込まれた半導体装置を試験する場合について説明する。

図３は、本発明の第１の実施形態に係わる半導体試験装置の動作の説明図である。

図３（ａ）は、比較例として、１個取り測定のプローブカードの構成と、これを使用した試験動作を表す。図３（ｂ）は、本実施形態として、２個取り測定のプローブカードの構成と、これを使用した試験動作を表す。図３（ｃ）は、試験対象となる半導体装置がつくり込まれたウェーハの一部の平面図を表す。

なお、本明細書において、Ｘ個取りは同時にＸ個の半導体装置の測定（試験）が行えることを表す。

図３（ａ）の比較例では、複数のテスト項目群ＴＧ１，ＴＧ２の試験はシリアル測定となる。即ち、最初にプローブカード２５ａのＤＵＴ１のプローブ（図示せず）は、ウェーハ２８上のチップ（半導体装置）Ｃ１と物理的、電気的に接触し、この状態でテスト項目群ＴＧ１とテスト項目群ＴＧ２の試験が順に行なわれる。次に、インデックス動作によりプローブはチップＣ２に接触し、同様に試験が行なわれる。以降、チップＣｎまで同様に試験が行なわれ、時刻ｔ１にウェーハ２８の１行分のチップの試験が終了する。なお、インデックス動作とは、ウェーハが移動することにより、ウェーハ上のあるチップに接触していたプローブが、そのチップから離れて、次に試験を行うチップに接触する一連の動作を表す。

図３（ｂ）の本実施形態では、図２で示した様に、一部の端子で試験可能なテスト項目群ＴＧ１がＤＵＴ１で試験され、テスト項目群ＴＧ１を除くテスト項目群ＴＧ２がＤＵＴ２で試験される２個取り測定のプローブカード２５を使用する。

最初に、プローブカード２５のＤＵＴ１のプローブ（図示せず）がチップＣ１と物理的、電気的に接触し、テスト項目群ＴＧ１の試験が行なわれる。次に、テスト項目群ＴＧ１の試験が終わると、インデックス動作により、ＤＵＴ１のプローブはチップＣ２に、ＤＵＴ２のプローブはチップＣ１に接触し、チップＣ２にはテスト項目群ＴＧ１の試験を、チップＣ１にはテスト項目群ＴＧ２の試験を同時に行なう。次に、テスト項目群ＴＧ２の試験が終わると、インデックス動作が行われ、以降、同様に試験が行なわれる。ウェーハ２８上の各行の最後では、ＤＵＴ２のプローブのみがチップと物理的、電気的に接触し、テスト項目群ＴＧ２の試験が行なわれる。このようにして、時刻ｔ２にウェーハ２８の１行分のチップの試験が終了する。なお、テスト項目群ＴＧ１の試験時間は、テスト項目群ＴＧ２の試験時間より短いとしている。

このように、ウェーハ測定では、ウェーハ２８上の各チップ同士の位置関係は固定されているので、プローブカード２５のプローブと半導体装置との物理的な接触に制約がある。そのため、ウェーハ２８上の各行の最初のテスト項目群ＴＧ１の試験と、最後のテスト項目群ＴＧ２の試験は、それぞれ１つのチップに対して単独で行われる。

しかし、それ以外はテスト項目群ＴＧ１とテスト項目群ＴＧ２の異なる試験を同時に異なるチップに対して行なうことができるので、比較例よりも試験時間を削減することができる。図３に示すウェーハ２８上の１行分の試験では、比較例と比した削減可能な試験時間Ｔは、ウェーハ２８上の１行分のチップ数をｎ個として、［（ｎ−１）×テスト項目群ＴＧ１の試験時間］と表せる。

また、ウェーハ１枚分の試験では、比較例と比した削減可能な試験時間は次の様に表せる。
（１）テスト項目群ＴＧ１の試験時間＜テスト項目群ＴＧ２の試験時間の場合
削減可能な試験時間＝［（各行のチップ数−１）×テスト項目群ＴＧ１の試験時間］の全行の総和
（２）テスト項目群ＴＧ１の試験時間＞テスト項目群ＴＧ２の試験時間の場合
削減可能な試験時間＝［（各行のチップ数−１）×テスト項目群ＴＧ２の試験時間］の全行の総和

このように、本実施形態によれば、複数のテスト項目を、半導体試験装置の所定数のピンを使用して試験可能なテスト項目群と、所定数より少ない数のピンを使用して試験可能なテスト項目群とに分け、各テスト項目群の試験を別々の半導体装置に同時に行うようにしたので、半導体試験装置のピンリソースの余りを減らし、異なる試験を同時に実行し、試験時間を削減することができる。

つまり、半導体試験装置のピンリソース数と半導体装置の１個あたりに使用するピン数の関係により、使用しないピンが多く余る場合において、余りのピンリソースを有効活用することができる。

これにより、半導体装置の量産時に、試験時間を削減して半導体装置の製造コストを削減できる。

尚、本実施形態では、テスト項目を２つのテスト項目群に分けた場合の一例を示したが、半導体試験装置のピンリソースに余裕があり、更にテスト項目群を増やすことができれば、２つ以上のテスト項目群に分けても良い。また、アナログリソースも考慮して、アナログ試験項目群と他のテスト項目群とを分けても良い。

つまり、複数のテスト項目を、半導体試験装置の所定数のピンを使用して試験可能なテスト項目群と、所定数より少ない数のピンを使用して試験可能なＭ−１（Ｍは２以上の整数）個のテスト項目群と、のＭ個のテスト項目群に分けて、各テスト項目群を試験するそれぞれのピン接続を、半導体試験装置とＭ個の半導体装置との間で行い、ピン接続を行った後、半導体試験装置により、各テスト項目群の試験を同時に行っても良い。

更に、比較例の１個取り測定に対し、本実施形態では２個取り測定の一例を示したが、Ｎ個取り測定に対し、図４のようにＭ個のテスト項目群に分けたＭ×Ｎ個取り測定としても良い。つまり、テスト項目群毎にＮ個の前記半導体装置を試験しても良い。

また、本実施形態ではウェーハ測定の一例を示したが、テストボード２６を使用してパッケージ測定を行っても良い。

また、図３のウェーハ測定の例でプローブカードと半導体装置の物理的な接触の制約があることを示したが、パッケージ測定では同様の制約はない。そのため、例えば、テスト項目群ＴＧ１から試験を行なう半導体装置と、テスト項目群ＴＧ２から試験を行なう半導体装置とを予め分けておくなどして、試験順序を考慮すれば、試験時間の削減ロスを無くすことができる。このことの詳細については、第４の実施形態で後述する。

（第２の実施形態）
本実施形態は、第１の実施形態で示した半導体試験装置に、試験した半導体装置の試験結果等を保持する試験結果保持部を付加したことを特徴の１つとする。

図５は、本発明の第２の実施形態に係わる半導体試験装置と半導体装置の概略的な構成図である。図１の第１の実施形態に示す要素と共通する部分については同一符号を付して、その重複する説明は省略し、異なる部分のみを説明する。

試験結果保持部３０は、例えば、試験プログラムにおける共通変数を定義し、この共通変数を使用して、試験した半導体装置が分かる座標や番号、試験したテスト項目群の数（番号）、および各テスト項目群の試験結果を保持する。半導体試験装置２０は、これらの情報に基づいて、半導体装置毎に、あるテスト項目群の試験結果が良の場合には次のテスト項目群の試験を行い、不良の場合には以降のテスト項目群の試験を行わず、最後のテスト項目群の試験結果で最終的な試験結果を判定する。

このことについて、図６を参照してより詳細に説明する。図６は、本発明の第２の実施形態に係わる半導体試験装置の動作を示すフローチャートである。

最初に、半導体試験装置２０により、対象チップに対して１番目のテスト項目群の試験を行なう（ステップＳ３１）。次に、試験結果保持部３０により、１番目のテスト項目群の試験結果を保持する（ステップＳ３２）。次に、半導体試験装置２０により、その試験結果がパス（Ｐａｓｓ：良）であるかを確認し（ステップＳ３３）、フェイル（Ｆａｉｌ：不良）であれば対象チップの試験は終了し、フェイル判定とする（ステップＳ３９）。

ステップＳ３３でパスであれば、半導体試験装置２０により、次のテスト項目群の試験を行なう（ステップＳ３４）。次に、試験結果保持部３０により、そのテスト項目群の試験結果を保持する（ステップＳ３５）。

次に、半導体試験装置２０により、その試験結果がパスであるかを確認し（ステップＳ３６）、フェイルであれば対象チップの試験は終了し、フェイル判定とする（ステップＳ３９）。

ステップＳ３６でパスであれば、半導体試験装置２０により、そのテスト項目群が最後のテスト項目群であるかを確認し（ステップＳ３７）、最後でなければステップＳ３４から処理を繰り返す。ステップＳ３７で最後のテスト項目群であれば、対象チップをパス判定とする（ステップＳ３８）。

なお、例えばパッケージ測定の場合、最後のテスト項目群の試験に至る前にフェイル判定とされた半導体装置は除去するようにしても良い。

このように、本実施形態によれば、半導体装置毎に、各テスト項目群の試験結果を保持し、あるテスト項目群の試験結果が良の場合には次のテスト項目群の試験を行い、不良の場合には以降のテスト項目群の試験を行わず、最後のテスト項目群の試験結果で最終的な試験結果を判定するようにしたので、半導体装置が良品か否かを効率的に判断できる。

また、第１の実施形態と同様な効果も得られる。

（第３の実施形態）
本実施形態は、第１の実施形態の構成にプロービング装置が加えられた、ウェーハ測定を行う半導体試験システムに関する。

図７は、本発明の第３の実施形態に係わる半導体試験システムの概略的な構成図である。

図７に示す様に、この半導体試験システムは、Ｍ×Ｎ（Ｍは２以上の整数、Ｎは整数）個取りのプローブカード４０と、プロービング装置４１と、１つのテスト項目群を同時に試験する半導体装置の数であるＮ個を単位としたインデックスをプロービング装置４１に行なわせる制御装置４２と、複数の制御装置（図示せず）を有して異なる電気的試験を同時に実行できる半導体試験装置４３と、を備える。説明を分かり易くするため、図７にはプローブカード４０の上面図も示している。

この半導体試験システムは、第１の実施形態と同様な半導体試験装置４３により、半導体ウェーハ４５上に形成された同一種類の半導体装置の各々に対して複数のテスト項目の電気的試験を行うものである。複数のテスト項目は、第１の実施形態と同様に、半導体試験装置４３の所定数のピンを使用して試験可能なテスト項目群と、所定数より少ない数のピンを使用して試験可能なＭ−１個のテスト項目群とのＭ個のテスト項目群に分けられる。

プローブカード４０は、Ｍ×Ｎ個の半導体装置に電気的に接触可能な複数のプローブ４４を有し、半導体試験装置４３と複数のプローブ４４との間で、テスト項目群毎にＮ個の半導体装置を試験するそれぞれのピン接続が行なわれたものである。

これにより、半導体試験装置４３は、プローブ４４を介して、ウェーハ４５上に形成された各半導体装置に電気的に接続可能となる。

プロービング装置４１は、ウェーハ４５を移動させてインデックス動作を行う。

本実施形態では、複数のテスト項目を２個（Ｍ＝２）のテスト項目群に分け、１つのテスト項目群毎に２個（Ｎ＝２）の半導体装置を試験する２×２個取りのプローブカード４０を使用する一例について説明する。

図８は、本発明の第３の実施形態に係わる半導体試験システムのインデックス動作の説明図である。

本実施形態では、１つのテスト項目群で同時に２個の半導体装置の測定を行なうため、図８に示すように、縦２個を単位としたインデックスを行なう。

つまり、まず、図８（ａ）に示すように、位置Ｐ１にインデックスして、チップＣ２１にＤＵＴ２のプローブを接触させ、チップＣ２１にテスト項目群ＴＧ１の試験を行う。次に、図８（ｂ）に示すように、位置Ｐ２にインデックスして、チップＣ１１にＤＵＴ１のプローブを接触させ、チップＣ２２にＤＵＴ２のプローブを接触させ、チップＣ１１，Ｃ２２にテスト項目群ＴＧ１の試験を行い、これと同時に、チップＣ２１にＤＵＴ４のプローブを接触させ、チップＣ２１にテスト項目群ＴＧ２の試験を行う。次に、図８（ｃ）に示すように、位置Ｐ３にインデックスして、チップＣ１２，Ｃ２３にテスト項目群ＴＧ１の試験を行い、これと同時に、チップＣ１１，Ｃ２２にテスト項目群ＴＧ２の試験を行う。これ以降も、同様にインデックス動作を行う。

このように、本実施形態によれば、１つのテスト項目群を試験する半導体装置の数を単位としたインデックスによるウェーハプロービング測定ができ、半導体試験装置のピンリソースの余りを減らし、異なる試験を同時に実行し、試験時間を削減することができる。

（第４の実施形態）
本実施形態は、第１の実施形態の構成にハンドリング装置が加えられた、パッケージ測定を行う半導体試験システムに関する。

図９は、本発明の第４の実施形態に係わる半導体試験システムの概略的な構成図である。

図９に示す様に、この半導体試験システムは、Ｍ×Ｎ（Ｍは２以上の整数、Ｎは整数）個取りのテストボード５０と、ハンドリング装置５１と、１つのテスト項目群を同時に試験する半導体装置の数であるＮ個を単位とした半導体装置のハンドリングを、ハンドリング装置５１に行なわせる制御装置５２と、複数の制御装置（図示せず）を有して異なる電気的試験を同時に実行できる半導体試験装置５３と、を備える。説明を分かり易くするため、図９にはテストボード５０の上面図も示している。

この半導体試験システムは、第１の実施形態と同様な半導体試験装置５３により、パッケージされた同一種類の半導体装置の各々に対して複数のテスト項目の電気的試験を行うものである。複数のテスト項目は、第１の実施形態と同様に、半導体試験装置５３の所定数のピンを使用して試験可能なテスト項目群と、所定数より少ない数のピンを使用して試験可能なＭ−１個のテスト項目群とのＭ個のテスト項目群に分けられる。

テストボード５０は、ＤＵＴ（ソケット）と、各ＤＵＴに載せられるＭ×Ｎ個の半導体装置に電気的に接触可能な複数の端子（図示せず）を有し、半導体試験装置５３とこれら複数の端子との間で、テスト項目群毎にＮ個の半導体装置を試験するそれぞれのピン接続が行なわれたものである。

これにより、半導体試験装置５３は、テストボード５０の複数の端子を介して、各半導体装置に電気的に接続可能となる。

ハンドリング装置５１は、試験対象の半導体装置を移動させるハンドリングを行う。

本実施形態では、複数のテスト項目を２個（Ｍ＝２）のテスト項目群に分け、１つのテスト項目群毎に２個（Ｎ＝２）の半導体装置を試験する２×２個取りのテストボード５０を使用する一例について説明する。

図１０は、本発明の第４の実施形態に係わる半導体試験システムのハンドリング動作の説明図である。

本実施形態では、１つのテスト項目群で同時に２個測定を行なう。そのため、図１０に示すように、ハンドリング装置５１は半導体装置を２個ずつハンドリングし、最初にテストボードのＤＵＴ１とＤＵＴ２に半導体装置をそれぞれ載せて、テスト項目群ＴＧ１の試験を行う。つまり、この時、テストボードのＤＵＴ３とＤＵＴ４には半導体装置が載っていない。次に、ハンドリング装置５１はそれらの半導体装置をハンドリングし、テストボードのＤＵＴ３とＤＵＴ４にそれぞれ移動させる。この時、テストボードのＤＵＴ１とＤＵＴ２には新たな半導体装置をそれぞれ載せる。これにより、テストボードのＤＵＴ３とＤＵＴ４に載せた半導体装置にはテスト項目群ＴＧ２の試験を行い、これと同時に、テストボードのＤＵＴ１とＤＵＴ２に載せた半導体装置にはテスト項目群ＴＧ１の試験を行う。その後は、同様に試験を行う。

尚、第１の実施形態で説明した様に、複数の半導体装置の試験順序を考慮することで、試験時間の削減ロスを無くして、より試験時間を削減することができる。

つまり、予め、テスト項目群ＴＧ１から試験を行なう半導体装置（グループ１）と、テスト項目群ＴＧ２から試験を行なう半導体装置（グループ２）とを分けておく。そして、グループ１の半導体装置は、テストボードのＤＵＴ１とＤＵＴ２を使用して２個ずつテスト項目群ＴＧ１の試験を行う。これと並行して、グループ２の半導体装置は、テストボードのＤＵＴ３とＤＵＴ４を使用して２個ずつテスト項目群ＴＧ２の試験を行う。

そして、グループ１の全ての半導体装置に対してテスト項目群ＴＧ１の試験が終了した後、テスト項目群ＴＧ２の試験が終了したグループ２の半導体装置に対して、テスト項目群ＴＧ１の試験を行う。

また、グループ２の全ての半導体装置に対してテスト項目群ＴＧ２の試験が終了した後、テスト項目群ＴＧ１の試験が終了したグループ１の半導体装置に対して、テスト項目群ＴＧ２の試験を行う。

これにより、最初からテストボードのＤＵＴ１〜ＤＵＴ４を全て使用して試験が行えるため、より効果的に試験時間を削減できる。

このように、本実施形態によれば、１つのテスト項目群を試験する半導体装置の数を単位としたハンドリングによるパッケージ測定ができ、半導体試験装置のピンリソースの余りを減らし、異なる試験を同時に実行し、試験時間を削減することができる。

以上で説明した実施形態によれば、半導体試験装置のピンリソースを効率的に使用できる。

以上、本発明の実施形態を詳述してきたが、具体的な構成は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。

１５−１，１５−２，Ｃ１〜Ｃ３，Ｃ１１〜Ｃ１３，Ｃ２１〜Ｃ２３ 半導体装置
２０，４３，５３ 半導体試験装置
２１ 半導体装置の一部の端子で試験可能なテスト項目群を試験するピン接続
２２ 半導体装置の多くの端子で試験可能なテスト項目群を試験するピン接続
２３ 半導体試験装置の使用しないピン
２４−１，２４−２ 半導体試験装置の制御装置
２５ プローブカード
２６ テストボード
３０ 試験結果保持部
４０ Ｍ×Ｎ個取りのプローブカード
４１ プロービング装置
４２ プロービング装置の制御装置
４４ プローブ
４５ 半導体ウェーハ
５０ Ｍ×Ｎ個取りのテストボード
５１ ハンドリング装置
５２ ハンドリング装置の制御装置

Claims (5)

1. 半導体試験装置により、同一種類の半導体装置の各々に複数のテスト項目の電気的試験を行う半導体試験方法であって、
   前記複数のテスト項目を、前記半導体試験装置の所定数のピンを使用して試験可能なテスト項目群と、前記所定数より少ない数のピンを使用して試験可能なＭ−１（Ｍは２以上の整数）個のテスト項目群と、のＭ個のテスト項目群に分けて、
   前記各テスト項目群を試験するそれぞれのピン接続を、前記半導体試験装置とＭ個の前記半導体装置との間で行い、
   前記ピン接続を行った後、前記半導体試験装置により、前記各テスト項目群の試験を同時に行う、
   ことを特徴とする半導体試験方法。
2. 前記半導体装置毎に、
   前記各テスト項目群の試験結果を保持し、
   あるテスト項目群の試験結果が良の場合には次のテスト項目群の試験を行い、不良の場合には以降のテスト項目群の試験を行わず、
   最後のテスト項目群の試験結果で最終的な試験結果を判定する、
   ことを特徴とする請求項１に記載の半導体試験方法。
3. 半導体試験装置により、半導体ウェーハ上の同一種類の半導体装置の各々に複数のテスト項目の電気的試験を行い、前記複数のテスト項目は前記半導体試験装置の所定数のピンを使用して試験可能なテスト項目群と、前記所定数より少ない数のピンを使用して試験可能なＭ−１（Ｍは２以上の整数）個のテスト項目群とのＭ個のテスト項目群に分けられる、半導体試験システムであって、
   Ｍ×Ｎ（Ｎは整数）個の前記半導体装置に電気的に接触可能な複数のプローブを有し、前記半導体試験装置と前記複数のプローブとの間で、前記テスト項目群毎にＮ個の前記半導体装置を試験するそれぞれのピン接続が行なわれた、Ｍ×Ｎ個取りのプローブカードと、
   １つのテスト項目群を同時に試験する前記半導体装置の数であるＮ個を単位としたインデックスを行うプロービング装置と、
   を備え、
   前記半導体試験装置は前記各テスト項目群の試験を同時に行うことを特徴とする半導体試験システム。
4. 半導体試験装置により、同一種類の半導体装置の各々に複数のテスト項目の電気的試験を行い、前記複数のテスト項目は前記半導体試験装置の所定数のピンを使用して試験可能なテスト項目群と、前記所定数より少ない数のピンを使用して試験可能なＭ−１（Ｍは２以上の整数）個のテスト項目群とのＭ個のテスト項目群に分けられる、半導体試験システムであって、
   Ｍ×Ｎ（Ｎは整数）個の前記半導体装置に電気的に接触可能な複数の端子を有し、前記半導体試験装置と前記複数の端子との間で、前記テスト項目群毎にＮ個の前記半導体装置を試験するそれぞれのピン接続が行なわれた、Ｍ×Ｎ個取りのテストボードと、
   １つのテスト項目群を同時に試験する前記半導体装置の数であるＮ個を単位とした前記半導体装置のハンドリングを行うハンドラ装置と、
   を備え、
   前記半導体試験装置は前記各テスト項目群の試験を同時に行うことを特徴とする半導体試験システム。
5. 前記半導体装置毎に前記各テスト項目群の試験結果を保持する試験結果保持部を備え、
   前記半導体試験装置は、前記半導体装置毎に、あるテスト項目群の試験結果が良の場合には次のテスト項目群の試験を行い、不良の場合には以降のテスト項目群の試験を行わず、最後のテスト項目群の試験結果で最終的な試験結果を判定する、ことを特徴とする請求項３または請求項４に記載の半導体試験システム。

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