KR20100053854A

KR20100053854A - 메모리 스택 프로브 카드 및 이를 이용한 테스트 방법

Info

Publication number: KR20100053854A
Application number: KR1020080112678A
Authority: KR
Inventors: 이윤호
Original assignee: 엠텍비젼 주식회사
Priority date: 2008-11-13
Filing date: 2008-11-13
Publication date: 2010-05-24
Also published as: KR100984682B1

Abstract

메모리가 스택(stack)된 프로브 카드 및 이를 이용한 테스트 방법이 개시된다. 일 실시예에 따른 프로브 카드는, 기판 상에 구비되어 상기 테스터로부터 상기 측정 신호를 입력받는 테스트 채널(test channel); 상기 단위 반도체 칩에 접촉하는 니들(needle); 상기 기판 상에 스택(stack)된 메모리; 및 상기 테스트 채널, 상기 메모리, 상기 니들 중 적어도 둘 이상 사이의 연결 지점에 배치되어 각 연결을 유지하거나 끊는 릴레이(relay)를 포함할 수 있다. 이에 의하면, 멀티칩 패키징 이전 웨이퍼 상태의 반도체 칩에 대하여 저가의 설비로도 실제 제품이 동작하는 속도에서의 테스트가 가능한 효과가 있다.

프로브, 테스트, 메모리, 스택

Description

메모리 스택 프로브 카드 및 이를 이용한 테스트 방법{Memory stack probe card and test method using it}

본 발명은 반도체 테스트 장치에 관한 것으로, 보다 상세하게는 메모리가 스택(stack)된 프로브 카드 및 이를 이용한 테스트 방법에 관한 것이다.

전기, 전자 제품의 고성능화가 진행됨에 따라 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 구현하기 위한 방법들로는 예를 들어, 소자의 고집적화를 구현하는 방법, 스택 구조의 패키지를 제조하는 방법, 패키지의 크기 감소를 통해 한정된 크기의 인쇄회로 기판에 더 많은 수의 패키지가 실장되도록 하는 방법 등이 있다. 이러한 다양한 기술에 대응하여 TSOP(Thin Small Outline Package), FBGA(Fine pitch Ball Grid Array), MCP(Multi Chip Package) 등 다양한 종류의 패키지가 개발되었다.

아울러, 멀티미디어 시스템의 고속화, 소형화 추세에 따라 그 내부에 실장되는 부품들도 점차 소형화되고 있다. 예를 들면, 반도체 IC의 경우 메모리 칩의 축소를 통해 소형화를 꾀하고 있으며, 하나의 패키지에 여러 개의 칩을 탑재함으로써 보드(Board) 실장 효율을 증가시키고 있다.

이 중 멀티칩 패키지(MCP) 기술을 이용한 반도체 장치에는 지지기판 상에 복수의 반도체 칩이 탑재되며, 각 반도체 칩은 각각의 기능을 구현하기 위해 형성된 내부회로와, 각 내부회로로부터 인출된 외부접속회로와, 외부접속회로에 접속된 전극패드를 구비한다. 각 반도체 칩은 전극패드 간에 설치된 배선에 의해 서로 접속되며, 전극패드는 반도체 칩 간의 접속 이외에도 성능 테스트 시 프로브 카드의 니들(needle)을 접촉시킬 때에도 사용된다.

멀티칩 패키지를 위해 제조된 반도체 칩은 멀티칩 패키징 작업 이전에 제대로 기능을 수행하는지를 확인하기 위한 테스트를 수행한다. 이러한 테스트는 멀티칩 패키지 중 메모리와 해당 반도체 칩을 제외한 나머지 부분들의 기능이 회로기판에 구현되어 있는 프로브 카드(probe card)를 이용하여 수행된다.

일반적으로 반도체 칩의 제조 공정은, 크게 웨이퍼(wafer) 상에 패턴(pattern)을 형성시키는 패브리케이션(fabrication) 공정과, 패턴이 형성된 웨이퍼를 각 단위 칩(chip)으로 조립하는 어셈블리 공정으로 구분된다. 그리고, 상기 공정들 사이에 웨이퍼를 구성하고 있는 각 단위 칩의 전기적 특성을 테스트하는 공정이 수행된다.

일반적으로, 전기적 특성을 테스트하는 공정은 웨이퍼 상태로 제조가 완료된 각 단위 칩에 대하여 상술한 멀티칩 패키지로 조립되기 이전에 불량 칩을 판별하기 위한 공정이다. 테스트 결과에 의하여 양품으로 판정된 반도체 칩은 멀티칩 패키지로 조립되고, 불량의 반도체 칩은 조립되지 않고 폐기된다. 이러한 테스트는, 컴퓨터에 각종 측정기기들이 내장된 테스터(tester)와, 피검사체인 웨이퍼의 단위 반도체 칩을 전기적으로 접촉시킬 수 있는 프로브 카드(probe card)가 탑재된 프로버 스테이션(prober station)을 이용하여 수행된다.

프로브 카드는, 제조공정 중 웨이퍼에 있는 반도체 칩의 미세 패턴과 전극의 특성을 테스트하기 위해 반도체 칩의 패드(pad)와 테스터(tester)를 연결시키는 중간 매개체로 활용된다. 프로브 카드에 구비된 각각의 니들(needle)은 반도체 칩의 패드와 직접 접촉되어, 해당 반도체 칩의 전기적 기능에 대한 특성을 테스트한다.

이러한 프로브 카드를 이용한 테스트 방법에 따르면, 반도체 칩에 대해서만 테스트를 진행하게 됨에 따라 실제 멀티칩 패키징 작업을 통해 반도체 칩이 지지기판에 실장이 되었을 때 요구되는 기능이 제대로 구현되는지에 대하여 테스트하는 것에는 한계가 있었다.

그리고 가상으로 프로브 카드에 메모리가 실장된 것으로 가정하고 시뮬레이션 모델을 만들어 테스트를 진행하게 된다. 이 경우 테스트를 위한 기능 벡터(function vector)를 생성해야 하며, 기능 벡터의 셋업 시간이 오래 걸림으로 인해 테스트 시간이 지연되고 결국 양산 지연이 되는 문제점이 있었다. 그리고 실제 메모리를 이용하지 않음으로 인해 피검사체인 반도체 칩과 메모리 간의 인터페이스 시에 존재하는 타이밍 딜레이(timing delay)에 대한 검증이 어려운 문제점도 있었다.

또한, 클럭 입력(clock input)의 오실레이터 패드(oscillator pad)는 대부분 35 Mhz 이하의 입력만을 받아들일 수 있기 때문에 실제 제품이 동작하는 속도로 테스트를 진행하기에는 입출력 패드의 구성상 한계가 있었다. 따라서, 외부에서 고속(high speed)의 테스트를 위해서는 별도로 고가의 테스트 설비가 필요한 문제점이 있었다.

따라서, 본 발명은 멀티칩 패키징 이전 웨이퍼 상태의 반도체 칩에 대하여 저가의 설비로도 실제 제품이 동작하는 속도(at speed)에서의 테스트가 가능한 메모리 스택 프로브 카드 및 이를 이용한 테스트 방법을 제공한다.

또한, 본 발명은 내부 위상 동기 회로(PLL: phase-locked loop)의 출력 주파수를 이용함으로써 스택된 메모리와 피검사체인 반도체 칩 간의 인터페이스 시에 발생할 수 있는 딜레이로 인한 타이밍 미스매치(timing mismatch)에 의한 불량을 멀티칩 패키징 이전에 미리 확인할 수 있어 제품 수율을 향상시키고 이에 따른 원가 절감이 가능한 메모리 스택 프로브 카드 및 이를 이용한 테스트 방법을 제공한다.

또한, 본 발명은 테스트 시 최종 테스트에서 사용되는 벡터를 그대로 이용할 수 있음에 따라 양산 벡터의 셋업이 빨라지고, 제품 양산 기간이 단축되도록 하는 메모리 스택 프로브 카드 및 이를 이용한 테스트 방법을 제공한다.

본 발명의 일 측면에 따르면, 웨이퍼(wafer) 상태의 단위 반도체 칩을 테스트하기 위한 측정 신호를 생성하는 테스터(tester)와 연결되는 프로버 스테이션(prober station)에 탑재되는 프로브 카드(probe card)가 제공된다.

일 실시예에 따른 프로브 카드는, 기판 상에 구비되어 상기 테스터로부터 상기 측정 신호를 입력받는 테스트 채널(test channel); 상기 단위 반도체 칩에 접촉하는 니들(needle); 상기 기판 상에 스택(stack)된 메모리; 및 상기 테스트 채널, 상기 메모리, 상기 니들 중 적어도 둘 이상 사이의 연결 지점에 배치되어 각 연결을 유지하거나 끊는 릴레이(relay)를 포함할 수 있다.

상기 메모리는 상기 기판 상에 볼 그리드 어레이(BGA) 방식으로 스택될 수 있다.

상기 메모리와 상기 니들은 마이크로 스트림 라인(micro-stream line) 방법에 의해 연결될 수 있다.

상기 메모리의 메모리 볼(memory ball)과 상기 니들 사이의 각 연결은 최단 거리로 모두 동일한 길이를 가지도록 할 수 있다.

상기 테스트 채널과, 상기 메모리 및 상기 니들은 상기 릴레이에 의해 연결되며, 상기 릴레이는 상기 단위 반도체 칩의 기능적 특성에 대한 테스트 시 상기 테스트 채널은 오픈(open)되고, 상기 메모리 및 상기 니들은 서로 단락(short)되도록 할 수 있다.

상기 메모리와, 상기 프로브 카드의 전원 소스 원 및 상기 니들은 상기 릴레이에 의해 연결되며, 상기 릴레이는 상기 단위 반도체 칩의 전기적 특성에 대한 테스트 시 상기 메모리는 오픈(open)되고, 상기 전원 소스 원 및 상기 니들은 서로 단락(short)되도록 할 수 있다.

상기 메모리와, 상기 프로브 카드의 접지 소스 원 및 상기 니들은 상기 릴레이에 의해 연결되며, 상기 릴레이는 상기 단위 반도체 칩의 전기적 특성에 대한 테스트 시 상기 메모리는 오픈(open)되고, 상기 접지 소스 원 및 상기 니들은 서로 단락(short)되도록 할 수 있다.

상기 전기적 특성에 대한 테스트는 개방/단락(open/short) 테스트, 전류누설(leakage) 테스트, 테스트 용이화 설계(design for testing) 테스트 중 적어도 하나를 포함할 수 있다.

본 발명의 다른 측면에 의하면, 메모리가 스택(stack)된 프로브 카드(probe card)를 이용한 웨이퍼(wafer) 상태의 단위 반도체 칩의 테스트 방법 및 이를 수행하기 위한 프로그램이 기록된 기록매체가 제공된다.

일 실시예에 따른 테스트 방법은, 상기 프로브 카드에 배치된 릴레이를 이용하여 상기 메모리와 상기 단위 반도체 칩을 오픈(open)시키는 단계; 상기 단위 반도체 칩의 개방/단락을 테스트하는 단계; 상기 단위 반도체 칩의 전류누설을 테스트하는 단계; 상기 단위 반도체 칩의 테스트 용이화 설계를 테스트하는 단계; 상기 릴레이를 이용하여 상기 메모리와 상기 단위 반도체 칩을 단락(short)시키는 단계; 상기 메모리와 상기 단위 반도체 칩 간의 인터페이스가 정상적으로 동작하는지 테스트하는 단계; 및 상기 단위 반도체 칩의 DC 특성을 테스트하는 단계를 포함할 수 있다.

상기 릴레이를 이용하여 상기 메모리와 상기 단위 반도체 칩을 단락(short)시키는 단계는, 상기 릴레이를 이용하여 상기 프로브 카드의 테스트 채널(test channel)을 오픈(open)시키는 단계를 더 포함할 수 있다.

상기 메모리와 상기 단위 반도체 칩 간의 인터페이스가 정상적으로 동작하는지 테스트하는 단계는 상기 단위 반도체 칩의 최종 테스트 시 사용되는 테스트 벡터를 이용할 수 있다.

상기 메모리와 상기 단위 반도체 칩 간의 인터페이스가 정상적으로 동작하는지 테스트하는 단계는 상기 단위 반도체 칩이 실제 구동하는 속도에서 테스트될 수 있다.

전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.

본 발명에 따른 메모리 스택 프로브 카드 및 이를 이용한 테스트 방법은 멀티칩 패키징 이전 웨이퍼 상태의 반도체 칩에 대하여 저가의 설비로도 실제 제품이 동작하는 속도에서의 테스트가 가능한 효과가 있다.

또한, 내부 위상 동기 회로(PLL)의 출력 주파수를 이용함으로써 스택된 메모리와 피검사체인 반도체 칩 간의 인터페이스 시에 발생할 수 있는 딜레이로 인한 타이밍 미스매치에 의한 불량을 멀티칩 패키징 이전에 미리 확인할 수 있어 제품 수율을 향상시키고 이에 따른 원가 절감이 가능하다.

또한, 테스트 시 최종 테스트에서 사용되는 벡터를 그대로 이용할 수 있음에 따라 양산 벡터의 셋업이 빨라지고, 제품 양산 기간이 단축되도록 하는 효과가 있다.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지 다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 프로브 카드의 평면도이고, 도 2는 도 1에 도시된 프로브 카드에 대하여 A 방향에서 바라본 측면도이다.

프로브 카드(100), 기판(110), 테스트 채널(test channel)(120), 릴레이(relay)(150), 메모리(140), 니들 가이드(needle guide)(130), 니들(needle)(135)이 도시되어 있다.

기판(110)은 인쇄회로기판(Printed Circuit Board, PCB)일 수 있고, 내부 또는 표면에 패턴(pattern)이 형성되어 있어, 설계된 바에 따라 테스트 채널(120), 릴레이(150), 니들(135), 메모리(140)를 서로 전기적으로 연결한다.

프로브 카드(100)는 각종 측정기기들이 내장된 테스터(tester)에 연결되는 프로버 스테이션(prober station)에 탑재된다. 피검사체인 웨이퍼의 단위 반도체 칩을 전기적으로 접촉시킬 수 있으며, 제조공정 중 웨이퍼에 있는 단위 반도체 칩의 미세 패턴과 전극의 특성을 테스트하기 위해 반도체 칩의 패드(pad)와 테스터를 연결시키는 중간 매개체로 활용된다.

기판(110) 상의 일측에 테스트 채널(120)이 구비되어 있어, 테스터로부터 테스트를 위한 신호가 입력된다. 테스트 채널(120)은 테스터와 연결되며, 개방/단락(open/short) 테스트, 전류누설(leakage) 테스트, 테스트 용이화 설계(Design for testing, DFT) 테스트, 기능(function) 테스트, DC(Direct Current) 테스트 등을 위해 테스터로부터 입력되는 측정 신호를 단위 반도체 칩으로 전달한다. 각 테스트에 대해서는 추후 도 6을 참조하여 설명하기로 한다.

기판(110)의 일면에 니들 가이드(130)가 구비되어 니들(135)을 지지하며, 니들 가이드(130)는 소정 위치에 니들(135)이 배치되도록 하는 가이드 역할을 수행한다. 니들(135)은 단위 반도체 칩의 패드에 접촉하여 테스트 채널(120) 및/또는 메모리(140)와 단위 반도체 칩 간에 신호가 전달되도록 한다. 니들(135)은 단위 반도체 칩의 패드의 수에 상응하는 수량만큼 구비될 수 있으며, 반도체 칩의 패드의 위치에 상응하여 배치된다.

프로브 카드(100)에 구비된 각각의 니들(135)은 단위 반도체 칩의 패드와 직접 접촉되어, 해당 단위 반도체 칩의 기능에 대한 특성을 테스트한다. 본 발명에서 테스트하는 기능에 대한 특성은, 개방/단락 여부, 전류 누설 여부 등의 전기적 특성, 메모리와의 인터페이스 시 타이밍 정합 여부 등의 기능적 특성이 포함될 수 있다.

릴레이(150)는 코일에 전류를 흘리면 자석이 되는 성질을 이용하여 스위치부의 접점을 온/오프시킨다. 코일에의 전원 인가 여부와 코일에 흐르는 전류의 방향에 의해 형성되는 자장에 의해 도전체로 하여금 스위치부의 접점부를 온/오프시키는 구조이다. 릴레이의 동작을 살펴보면, 코일의 양단에 전원이 인가되면 감긴 코일에는 코일의 중심부를 기준으로 외곽에 자장이 형성되고, 전류의 인가 방향에 따라 N극과 S극의 극성을 띄게 되고, 그러한 극성에 따라 도전체를 이동시켜 스위치부의 접점을 온/오프시키게 된다.

릴레이(150)는 기판(110) 상의 테스트 채널(120), 메모리(140), 니들(135) 사이에 구비되어 필요에 따라 테스트 채널(120), 메모리(140), 니들(135)을 서로 전기적으로 연결하거나 연결을 끊는다. 테스트 종류에 따라 전기적으로 연결되어야 하는 대상과 전기적으로 연결이 끊어져야 하는 대상을 구분하여 동작하며, 이에 대해서는 추후 도 3 내지 도 5를 참조하여 상세히 설명하기로 한다.

본 발명에서 릴레이(150)는 기판(110) 상에서 차지하는 공간을 줄이기 위해서 전기적으로 연결되어야 하는 대상, 테스트 종류, 구비 위치 등에 따라 1접점 릴레이, 2접점 릴레이 등이 다양하게 이용될 수 있다.

메모리(140)는 기판(110) 상의 소정 위치에 스택(stack)되며, 피검사체인 단위 반도체 칩에서의 메모리와의 인터페이스 시 타이밍 딜레이 등에 대한 기능 테스트 시 활용된다. 여기서, 메모리(140)의 동작과 관련된 내부 위상 동기 회로(PLL)의 출력 주파수를 이용함으로써 스택된 메모리와 피검사체인 반도체 칩 간의 인터페이스 시에 발생할 수 있는 딜레이로 인한 타이밍 미스매치에 의한 불량을 멀티칩 패키징 이전에 발견할 수 있다. 또한, 이를 통해 저가의 설비로도 메모리(140)와 단위 반도체 칩 간에 실제 제품이 동작하는 속도(at speed)에서의 테스트가 가능하다.

메모리(140)는 기능 테스트 시 릴레이(150)를 통해 니들(135)에 연결되어 단위 반도체 칩과의 인터페이스가 형성된다.

메모리(140)는 기판(110) 상에 볼 그리드 어레이(Ball Grid Array, BGA) 방식으로 스택되어(160 참조) 메모리에서의 불량 발생 시 용이하게 교체될 수 있도록 할 수 있다. 이는 메모리를 직접 기판 상에 연결하는 경우 불량 발생 시 메모리의 변경이 어려운 점을 극복하기 위함이다. 볼 그리드 어레이 방식은 소자의 표면 실장 시 핀(pin)이나 리드(lead)면 대신에 볼을 사용하는 패키징 방식이다.

기판(110) 상의 소정 위치에 소켓이 배치되며, 소켓 내에 메모리(140)와의 접점을 이루는 볼들이 형성되어 있을 수 있다. 메모리(140)가 소켓 내에 스택됨으로써, 메모리(140)의 볼과 소켓 내의 볼이 접촉하게 되고, 메모리(140)가 기판(110)에 전기적으로 연결되도록 한다.

메모리(140)와 니들(135)의 연결은 기판(110) 상에서 마이크로 스트림 라인(micro-stream line)을 이용함으로써, 고속(high speed)에서 양호한 특성을 가지도록 할 수 있다.

또한, 메모리(140)의 볼과 니들(135)의 연결 시 길이는 최단거리로 모두 소정 오차 범위 내에서 동일한 길이를 가질 수 있도록 한다. 이는 메모리(140)로부터 니들(135)을 통해 단위 반도체 칩으로 데이터가 전송될 때 길이에 따라 단위 반도체 칩의 각 패드로의 전송 딜레이로 인한 문제점을 없애기 위함이다.

도 3은 본 발명의 일 실시예에 따른 테스트 채널에 연결된 릴레이를 도시한 도면이고, 도 4 및 도 5는 본 발명의 일 실시예에 따른 전원 소스(power source) 원과 접지 소스(ground source) 원에 연결된 릴레이를 도시한 도면이다.

도 3을 참조하면, 테스트 채널 중 하나(Tch)(120a)와, 제1 메모리 볼(memory ball)(142) 및 피검사체인 단위 반도체 칩의 입출력 패드(io pad)에 접촉하는 제1 니들(135a)이 제1 릴레이(150a)를 통해 서로 연결되고 있다.

제1 릴레이(150a)는 1접점 릴레이일 수 있으며, 메모리(140)와 단위 반도체 칩 간의 인터페이스 시 고속 동작에 따른 기능 테스트를 수행할 때 테스트 채널 (120a)로부터의 로드(load) 성분을 없애도록 동작한다. 즉, 개방/단락 테스트, 전류누설 테스트 등을 수행할 때 제1 릴레이(150a)는 온(on) 상태에 있어 테스트 채널(120a)과 제1 니들(135a)을 연결하지만, 기능 테스트를 수행할 때 제1 릴레이(150a)는 오프(off) 상태에 있어 테스트 채널(120a)이 제1 메모리 볼(142)이나 제1 니들(135a)에 연결되지 않도록 한다.

도 4를 참조하면, 기판(110)의 전원 소스 원(112) 및 피검사체인 단위 반도체 칩의 전원 관련 패드에 접촉하는 제2 니들(135b)과, 메모리의 전원과 관련된 제2 메모리 볼(144)이 제2 릴레이(150b)를 통해 서로 연결되고 있다.

제2 릴레이(150b)는 1접점 릴레이일 수 있으며, 메모리(140)에 전원 공급이 가능하도록 한다. 하지만, 메모리(140)와 무관하게 피검사체인 단위 반도체 칩의 전기적 특성을 테스트하고자 하는 경우, 즉 개방/단락 테스트 혹은 전류누설 테스트 등에서는 제2 메모리 볼(144)과 제2 니들(135b) 사이가 연결되지 않도록 제2 릴레이(150b)가 오프된다. 이는 메모리에 의한 영향을 최소화하고자 하기 위함이다.

도 5를 참조하면, 기판(110)의 접지 소스 원(114) 및 피검사체인 단위 반도체 칩의 그라운드 관련 패드에 접촉하는 제3 니들(135c)과, 메모리의 그라운드와 관련된 제3 메모리 볼(146)이 제3 릴레이(150c)를 통해 서로 연결되고 있다.

제3 릴레이(150c)는 1접점 릴레이일 수 있으며, 메모리(140)에 전원 공급이 가능하도록 한다. 하지만, 메모리(140)와 무관하게 피검사체인 단위 반도체 칩의 전기적 특성을 테스트하고자 하는 경우, 즉 개방/단락 테스트 혹은 전류누설 테스트 등에서는 제3 메모리 볼(146)과 제3 니들(135c) 사이가 연결되지 않도록 제3 릴레이(150c)가 오프된다. 이는 메모리에 의한 영향을 최소화하고자 하기 위함이다.

도 4 및 도 5에서는 제2 릴레이(150b)와 제3 릴레이(150c)가 별도로 구비된 것으로 도시되어 있지만, 필요에 따라 기판(110)에서 릴레이가 차지하는 공간을 최소화하기 위하여 2접점 릴레이 하나가 구비되어 기판(110) 상의 전원 소스 원(112)과 접지 소스 원(114)이 각각 제2 메모리 볼(144)과 제3 메모리 볼(146)에 연결되거나 연결되지 않도록 할 수도 있다.

즉, 본 발명의 일 실시예에 따라 프로브 카드에 메모리가 스택된 경우에도 릴레이를 이용하여 메모리와의 연결을 유지하거나 끊을 수 있어, 단위 반도체 칩의 전기적 특성의 테스트 시 메모리에 의한 영향을 제거할 수 있다. 또한, 릴레이를 이용하여 테스트 채널과의 연결을 유지하거나 끊을 수 있어 단위 반도체 칩의 메모리와의 인터페이스에 따른 기능적 특성의 테스트 시 테스트 채널에 의한 영향을 제거할 수 있다.

이하에서는 이러한 메모리 스택 프로브 카드를 이용하여 단위 반도체 칩의 특성을 테스트하는 방법에 대하여 상세히 설명하기로 한다.

도 6은 본 발명의 일 실시예에 따른 메모리 스택 프로브 카드를 이용한 단 위 반도체 칩의 테스트 방법의 흐름도이다.

개방/단락 테스트(단계 S210)에서, 단위 반도체 칩의 입출력 패드에 존재하는 다이오드(diode)를 이용하여 테스터와 피검사체인 단위 반도체 칩의 입출력 패드가 제대로 연결되어 있는지 체크함으로써, 테스터와 단위 반도체 칩 간의 인터페이스를 위한 연결 상태를 확인한다. 그리고 단위 반도체 칩 내부의 와이어(wire) 연결 상태를 확인하며, 보호 다이오드가 존재하는지 여부도 확인할 수 있다.

전류누설 테스트(단계 S220)에서, 단위 반도체 칩 측의 누설 전류가 있는지 여부 및 누설 전류가 있는 경우 그 양을 측정한다.

테스트 용이화 설계 테스트(단계 S230)에서, 단위 반도체 칩의 오류를 측정하며, 특히 단위 반도체 칩 내의 회로에서 오픈/스턱 오류(open/stuck fault) 측면을 측정한다.

기능 테스트(단계 S240)에서, 메모리와 단위 반도체 칩을 연결한 후 메모리와 단위 반도체 칩이 정상적으로 인터페이스하는지 여부를 확인한다. 이는 메모리에 데이터가 정상적으로 저장되고, 저장된 데이터가 정상값인지 확인함으로써 가능하다.

여기서, 기능 테스트 시에는 종래 가상 시뮬레이션을 위해 셋업된 기능 벡터 대신에 최종 테스트 용 벡터를 이용하는 것이 가능하다. 최종 테스트 시 단위 반도체 칩의 메모리 관련 핀 또는 패드는 외부로 돌출되어 있지 않으며, 단위 반도체 칩의 다이(die) 상에 메모리를 스택하여 조립한 후 최종 테스트가 이루어진다. 이 경우 최종 테스트에서 메모리가 스택되는 것과 같이 본 발명의 일 실시예에 따 른 메모리 스택 프로브 카드를 이용하는 경우 웨이퍼 상태의 단위 반도체 칩의 테스트 시 최종 테스트에서 사용되는 것과 동일한 테스트 벡터를 셋업하여 이용함으로써, 벡터 셋업 시간을 최소화하고 양산 지연을 방지하는 효과가 있다.

또한, 기능 테스트 시 단위 반도체 칩에 대하여 멀티칩 패키징 시 패키지 볼 맵(package ball map)에 없는 패드 혹은 핀에 대해서는 모두 연결된 릴레이를 오픈(open)한 후 테스트를 진행한다.

DC 테스트(단계 S250)에서, 단위 반도체 칩의 슬립/다이나믹 전류(sleep/dynamic current)와, 입력 전압(vil/vih), 출력 전압(vol/voh) 관련 DC 특성인 팬아웃(fanout) 등을 측정한다.

상술한 테스트를 통해 단위 반도체 칩에 대하여 프로브 검사를 수행하고, 수행 결과를 통해 단위 반도체 칩의 불량 여부를 확인할 수 있다.

여기서, 개방/단락 테스트, 전류누설 테스트, 테스트 용이화 설계 테스트 시에는 릴레이를 이용하여 메모리와 단위 반도체 칩 사이를 오픈(open)하여 테스트를 수행하는 것이 바람직하다.

또한, 기능 테스트 시 릴레이를 이용하여 프로브 카드의 테스트 채널을 오픈시킴으로써 테스트 채널에 의한 로드 성분을 없앨 수도 있다.

본 발명에서 프로브 카드의 테스트 대상이 되는 피검사체인 단위 반도체 칩은 ASIC(application specific integrated circuit) 칩 등일 수 있다.

상술한 테스트 방법은 테스터에 내장된 소프트웨어 프로그램 등에 의해 시계열적 순서에 따른 자동화된 절차로 수행될 수도 있음은 자명하다. 상기 프로그램 을 구성하는 코드들 및 코드 세그먼트들은 당해 분야의 컴퓨터 프로그래머에 의하여 용이하게 추론될 수 있다. 또한, 상기 프로그램은 컴퓨터가 읽을 수 있는 정보저장매체(computer readable media)에 저장되고, 컴퓨터에 의하여 읽혀지고 실행됨으로써 테스트 방법을 구현한다. 상기 정보저장매체는 자기 기록매체, 광 기록매체 및 캐리어 웨이브 매체를 포함한다.

본 발명의 실시예들에서 하나 이상의 구성 요소가 통합되어 구현되거나 또는 일부 구성 요소가 기능적으로 세분화되어 구현될 수 있으며, 이는 본 발명의 권리범위에 속함을 이해할 것이다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 프로브 카드의 평면도.

도 2는 도 1에 도시된 프로브 카드에 대하여 A 방향에서 바라본 측면도.

도 3은 본 발명의 일 실시예에 따른 테스트 채널에 연결된 릴레이를 도시한 도면.

도 4 및 도 5는 본 발명의 일 실시예에 따른 전원 소스(power source) 원과 접지 소스(ground source) 원에 연결된 릴레이를 도시한 도면.

도 6은 본 발명의 일 실시예에 따른 메모리 스택 프로브 카드를 이용한 단위 반도체 칩의 테스트 방법의 흐름도.

<도면부호의 설명>

100: 프로브 카드 110: 기판

120: 테스트 채널 130: 니들 가이드

135: 니들 140: 메모리

150: 릴레이

Claims

웨이퍼(wafer) 상태의 단위 반도체 칩을 테스트하기 위한 측정 신호를 생성하는 테스터(tester)와 연결되는 프로버 스테이션(prober station)에 탑재되는 프로브 카드(probe card)에 있어서,

기판 상에 구비되어 상기 테스터로부터 상기 측정 신호를 입력받는 테스트 채널(test channel);

상기 단위 반도체 칩에 접촉하는 니들(needle);

상기 기판 상에 스택(stack)된 메모리; 및

상기 테스트 채널, 상기 메모리, 상기 니들 중 적어도 둘 이상 사이의 연결 지점에 배치되어 각 연결을 유지하거나 끊는 릴레이(relay)를 포함하는 프로브 카드.
제1항에 있어서,

상기 메모리는 상기 기판 상에 볼 그리드 어레이(BGA) 방식으로 스택된 것을 특징으로 하는 프로브 카드.
제1항에 있어서,

상기 메모리와 상기 니들은 마이크로 스트림 라인(micro-stream line) 방법에 의해 연결되는 것을 특징으로 하는 프로브 카드.
제1항에 있어서,

상기 메모리의 메모리 볼(memory ball)과 상기 니들 사이의 각 연결은 최단 거리로 모두 동일한 길이를 가지도록 하는 것을 특징으로 하는 프로브 카드.
제1항에 있어서,

상기 테스트 채널과, 상기 메모리 및 상기 니들은 상기 릴레이에 의해 연결되며,

상기 릴레이는 상기 단위 반도체 칩의 기능적 특성에 대한 테스트 시 상기 테스트 채널은 오픈(open)되고, 상기 메모리 및 상기 니들은 서로 단락(short)되도록 하는 것을 특징으로 하는 프로브 카드.
제1항에 있어서,

상기 메모리와, 상기 프로브 카드의 전원 소스 원 및 상기 니들은 상기 릴레이에 의해 연결되며,

상기 릴레이는 상기 단위 반도체 칩의 전기적 특성에 대한 테스트 시 상기 메모리는 오픈(open)되고, 상기 전원 소스 원 및 상기 니들은 서로 단락(short)되도록 하는 것을 특징으로 하는 프로브 카드.
제1항에 있어서,

상기 메모리와, 상기 프로브 카드의 접지 소스 원 및 상기 니들은 상기 릴레이에 의해 연결되며,

상기 릴레이는 상기 단위 반도체 칩의 전기적 특성에 대한 테스트 시 상기 메모리는 오픈(open)되고, 상기 접지 소스 원 및 상기 니들은 서로 단락(short)되도록 하는 것을 특징으로 하는 프로브 카드.
제6항 또는 제7항에 있어서,

상기 전기적 특성에 대한 테스트는 개방/단락(open/short) 테스트, 전류누설(leakage) 테스트, 테스트 용이화 설계(design for testing) 테스트 중 적어도 하나를 포함하는 것을 특징으로 하는 프로브 카드.
메모리가 스택(stack)된 프로브 카드(probe card)를 이용한 웨이퍼(wafer) 상태의 단위 반도체 칩의 테스트 방법에 있어서,

상기 프로브 카드에 배치된 릴레이를 이용하여 상기 메모리와 상기 단위 반도체 칩을 오픈(open)시키는 단계;

상기 단위 반도체 칩의 개방/단락을 테스트하는 단계;

상기 단위 반도체 칩의 전류누설을 테스트하는 단계;

상기 단위 반도체 칩의 테스트 용이화 설계를 테스트하는 단계;

상기 릴레이를 이용하여 상기 메모리와 상기 단위 반도체 칩을 단락(short)시키는 단계;

상기 메모리와 상기 단위 반도체 칩 간의 인터페이스가 정상적으로 동작하는지 테스트하는 단계; 및

상기 단위 반도체 칩의 DC 특성을 테스트하는 단계를 포함하는 테스트 방법.
제9항에 있어서,

상기 릴레이를 이용하여 상기 메모리와 상기 단위 반도체 칩을 단락(short)시키는 단계는,

상기 릴레이를 이용하여 상기 프로브 카드의 테스트 채널(test channel)을 오픈(open)시키는 단계를 더 포함하는 것을 특징으로 하는 테스트 방법.
제9항에 있어서,

상기 메모리와 상기 단위 반도체 칩 간의 인터페이스가 정상적으로 동작하는지 테스트하는 단계는 상기 단위 반도체 칩의 최종 테스트 시 사용되는 테스트 벡터를 이용하는 것을 특징으로 하는 테스트 방법.
제9항에 있어서,

상기 메모리와 상기 단위 반도체 칩 간의 인터페이스가 정상적으로 동작하는지 테스트하는 단계는 상기 단위 반도체 칩이 실제 구동하는 속도에서 테스트되는 것을 특징으로 하는 테스트 방법.
제9항 내지 제12항 중 어느 하나에 기재된 테스트 방법을 수행하기 위하여 디지털 처리 장치에 의해 실행될 수 있는 명령어들의 프로그램이 유형적으로 구현되어 있으며 디지털 처리 장치에 의해 판독될 수 있는 프로그램을 기록한 기록매체.