CN101504923B - 半导体器件、半导体器件的制造方法及其测试方法 - Google Patents

半导体器件、半导体器件的制造方法及其测试方法 Download PDF

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Abstract

提供了一种用于缩小尺寸的SiP或PoP的半导体器件及其制造方法，以及适于SiP和PoP的测试方法，其中实现了系统的简化及其效率的提高。挑选出确定为非缺陷的包括第一存储器电路的第一半导体器件和确定为非缺陷的包括第二存储器电路和根据程序执行信号处理的信号处理电路的第二半导体器件。将所挑选出的器件组装为一体化半导体器件。在测试板上，供给与半导体器件的实际操作等效的时钟信号。将用于对第一存储器电路进行性能测试的测试程序从测试器写入到第二半导体器件的第二存储器电路。在信号处理电路中，对应于时钟信号，根据写入的测试程序对第一存储器电路进行性能测试。将该性能测试的故障/非故障确定的结果输出给测试器。

Description

半导体器件、半导体器件的制造方法及其测试方法
相关申请的交叉引用
这里通过参考引入2008年2月5日提交的日本专利申请No.2008-24701以及2007年6月6日提交的日本专利申请No.2007-150905的全部公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及半导体器件、制造半导体器件的方法以及半导体器件的测试方法，并且特别地涉及一种技术，其可以有效地应用于多芯片配置、系统级封装结构或者通过以多个层来叠置多个半导体封装所得到的结构，其中在该多芯片配置中诸如微计算机的半导体芯片和诸如动态RAM(随机访问存储器)的半导体芯片安装在单一封装中。
背景技术
在半导体先进技术中已经有了这样的趋势：将多个半导体芯片以封装配置构造为单个半导体器件，以构造诸如微计算机芯片或DRAM芯片的电子系统。当选择彼此紧密相关的半导体芯片的组合例如微计算机芯片和动态RAM(DRAM)的组合时，可以在一个封装中安装一个系统并可以实现所谓的SiP(系统级封装)。在日本未审专利公开No.2004-235352中公开了多芯片配置的半导体器件的示例。同时，日本未审专利公开No.2006-038678公开了将板上ICE(内电路仿真器)模块应用于老化测试系统以及用于微计算机芯片的老化测试方法。
作为与上述SiP不同配置的半导体封装，在日本未审专利公开No.2007-123454中公开有层叠封装(PoP：package on package)。SiP是通过在一个布线衬底之上安装多个芯片而构造。与此形成对比，PoP是如下构造的叠置封装的系统：制备由安装有微计算机芯片的布线衬底构成的封装和由安装有存储器芯片的布线衬底构成的封装；以及将这些封装叠置并将芯片耦合在一起。
[专利文献1]
日本未审专利公开No.2004-235352
[专利文献2]
日本未审专利公开No.2006-038678
[专利文献3]
日本未审专利公开No.2007-123454
发明内容
对于诸如上述SiP的半导体器件，需要在装运之前进行测试，以便检查微计算机芯片和DRAM二者是否都正常工作。即使SiP是由筛选出的非缺陷芯片所组装，也必须进行该测试。半导体先进技术已经提供了具有大至256M比特的存储容量的DRAM，即使它们在单一芯片中。为了有利于对具有这种大存储容量的存储器电路的测试，本发明人考虑如图23所示测试存储器电路。也就是，使SiP设置有与其存储器电路的地址端子AD、控制端子CN以及数据端子DT相耦合的用于测试的外部端子。使多个待测试器件SiP1至SiPn与测试板上设置的地址总线、控制信号和数据总线相耦合。然后直接从测试装置测试各个待测试器件SiP1至SiPn的存储器电路。
然而这涉及到一个问题。当上述存储器电路为高速存储器电路，诸如双倍数据速率-同步动态随机访问存储器(以下称为DDR-SDRAM)时，必须使用昂贵的高速测试装置。为了应对于此，本发明人考虑了针对具有这种高速存储器电路的SiP的如图24所示的测试系统。测试板设置有对应于待测试器件SiP1至SiPn的由FPGA(现场可编程门阵列)构成的外围电路，以及其中存储有测试程序的闪速存储器FLH。外围电路将测试程序从测试板上的闪速存储器FLH取出，并以实际操作频率对各个待测试器件SiP1至SiPn进行测试。它们将测试结果送出到测试装置。然而，该构造涉及一个问题。由于测试板安装有上述由FPGA构成的外围电路，所以增加了测试板的费用并且限制了可以安装在测试板之上的待测试器件的数目。这降低了测试效率。这与PoP结构的半导体器件一样。
本发明的一个目的在于提供针对用于尺寸减小的SiP或PoP的半导体器件以及制造该半导体器件的方法。本发明的另一目的在于提供适用于SiP或PoP的测试方法，其中实现了系统的简化和其效率的提高。本发明的上述以及其它目的和新颖特征将从本说明书和附图的描述中变得显而易见。
作为本申请中公开的制造半导体器件的方法的实施例之一如下。形成具有第一存储器电路的第一半导体器件。对第一半导体器件进行电测试以挑选出非缺陷项。形成第二半导体器件，该第二半导体器件具有第二存储器电路和用于根据程序执行信号处理的信号处理电路。对第二半导体器件的信号处理电路和第二存储器电路进行电测试以挑选出非缺陷项。将筛选出的第一半导体器件和第二半导体器件一体化地构造并将它们对应的端子耦合在一起。将一体化构造的半导体器件安装在测试板之上，并使之经受电测试以确定每个半导体器件的故障/非故障。在半导体的故障/非故障的该确定中，使上述测试板设置有振荡电路，该振荡电路用于将与半导体器件的实际操作等效的时钟信号共同地供给半导体器件。在第一操作中，将测试程序从测试装置写入到每个第二半导体器件的第二存储器电路中。该测试程序用于对每个第一半导体器件的第一存储器电路进行性能测试。在第二操作中，通过对应的第二半导体器件的信号处理电路对每个第一半导体器件的第一存储器电路进行性能测试。按照上述时钟信号，根据写入到第二存储器电路的测试程序进行该性能测试。在第三操作中，将第二操作中的故障/非故障确定的结果输出到测试装置。
作为本申请中公开的半导体器件的测试方法的实施例之一如下。在每个半导体器件中，一体化地构造第一半导体器件和第二半导体器件，并且该半导体器件具有用于将对应端子耦合在一起的耦合装置。第一半导体器件具有第一存储器电路。第二半导体器件具有第二存储器电路、用于根据程序执行信号处理操作的信号处理电路、可以与对应的第一存储器电路耦合的接口电路以及用于用户调试的接口电路。测试板设置有用于生成与每个半导体器件的实际操作等效的时钟信号的振荡电路，并且半导体器件安装在该板之上并被供给有上述时钟信号。在第一操作中，通过用于用户调试的接口电路，将测试程序从测试装置写入到每个第二半导体器件的第二存储器电路。该测试程序用于对每个第一存储器电路进行性能测试。在第二操作中，通过信号处理电路对每个第一存储器电路进行性能测试。按照上述时钟信号，根据所写入的测试程序进行该性能测试。在第三操作中，将第二操作中的故障/非故障确定的结果输出到测试装置。
本申请中公开的半导体器件的实施例之一如下。通过将第一半导体器件和第二半导体器件的对应端子耦合在一起而一体化地构造半导体器件。第一半导体器件具有第一存储器电路。第二半导体器件具有第二存储器电路、用于根据程序执行信号处理操作的信号处理电路、可以与第一存储器电路相耦合的接口电路以及用于用户调试的接口电路。使用用于用户调试的接口电路，可以将用于第一存储器电路的存储器测试程序存储在第二存储器电路中。没有用于直接访问第一半导体器件的第一存储器电路的外部端子。
由于微计算机芯片根据写入到其内置存储器电路中的程序测试存储器芯片，所以用于测试的外部端子是不必要的。因而可以实现针对SiP或PoP的半导体器件的尺寸缩小以及测试系统的简化和其效率的提高。
附图说明
图1是本发明的制造半导体器件的方法的实施例的示意性工艺过程图；
图2A是本发明的SiP的实施例的说明性示图；
图2B是本发明的SiP的该实施例的说明性示图；
图3是本发明的SiP的实施例的内部框图；
图4是本发明的SiP的实施例的内部框图；
图5是说明图4所示半导体器件的筛选测试的实施例的框图；
图6是本发明的SiP的另一实施例的内部框图；
图7是说明图6所示半导体器件的筛选测试的实施例的框图；
图8是本发明中使用的JTAG TAP的状态转换图；
图9是本发明中使用的JTAG TAP的实施例的波形图；
图10是说明HUDI引导程序(boot)的波形图；
图11是ASERAM写模式的实施例的流程图；
图12是HUDI写模式的实施例的流程图；
图13是HUDI读模式的实施例的流程图；
图14是说明本发明的制造半导体器件的方法的另一实施例的示意性工艺过程图；
图15是应用本发明的PoP结构的半导体器件的实施例的示意性截面图；
图16是应用本发明的PoP结构的半导体器件的另一实施例的示意性截面图；
图17是应用本发明的PoP结构的半导体器件的另一实施例的示意性截面图；
图18是对应于图16的半导体器件的实施例的截面图；
图19是图18所示半导体器件的实施例的局部放大的截面图；
图20是本发明的PoP的实施例的内部框图；
图21是本发明的PoP的另一实施例的内部框图；
图22是说明图21所示半导体器件的性能测试的实施例的框图；
图23是在本发明之前考虑的测试系统的框图；
图24是在本发明之前考虑的用于SiP的测试系统的框图；以及
图25是在本发明之前考虑的用于SoP的测试系统的框图。
具体实施方式
图1是说明本发明的制造半导体器件的方法的实施例的示意性工艺过程图。在工艺(1)中，在半导体晶片之上形成多个CPU芯片。当如上所述在半导体晶片之上形成了CPU芯片时，通过测试器进行探针测试(1)。这些CPU芯片具有稍后描述的存储器电路和在自诊断等中使用的用于用户调试的接口电路。
在工艺(2)中，类似于上面所述，在半导体晶片之上形成多个存储器芯片。这些存储器芯片具有大存储容量并且执行高速操作，如DDR-SDRAM。当如上所述在半导体晶片之上形成了存储器芯片时，通过测试器进行探针测试(2)。
在工艺(3)中，使其上形成有上述CPU芯片的半导体晶片经受划片(1)，并挑选出在上述探针测试(1)中被确定为非缺陷的CPU芯片。
在工艺(4)中，使其上形成有上述存储器芯片的半导体晶片经受划片(2)，并挑选出在上述探针测试(2)中被确定为非缺陷的存储器芯片。
在工艺(5)中，将在上述工艺(3)中被确定为非缺陷的CPU芯片和在上述工艺(4)中被确定为非缺陷的存储器芯片安装在一个安装衬底之上。它们通过在安装衬底中形成的内部布线耦合在一起并进一步耦合到外部端子。然后使用一个模具利用树脂密封这些芯片等，并就外观而言组装为单个半导体器件。
在工艺(6)中，对这些组装的SiP进行筛选测试。根据需要同时进行老化。在该筛选测试中使用的测试板安装有时钟生成电路CKG，该时钟生成电路CKG将与实际操作等效的高速时钟信号供给到作为附接于测试插槽的待测试器件的SiP配置的半导体器件(PKG)。测试器通过上述用于用户调试的接口电路来访问安装在测试板之上的多个待测试器件PKG的CPU芯片。然后将用于存储器芯片的测试程序写入到其中内置的存储器电路。之后，测试器启动CPU芯片并根据存储在上述内置存储器中的程序来访问存储器芯片。因而获得故障/非故障确定的结果并传送给测试器。CPU芯片自身也进行如下测试：通过用于用户调试的接口电路访问ICE(内电路仿真器)模块，以及测试包括CPU和上述内置存储器电路的外围电路。装运其CPU芯片和存储器芯片被从测试结果确定为非缺陷的SiP。
在该实施例中的筛选测试中，如下进行存储器测试：CPU芯片通过根据如上述SiP实际操作的上述时钟信号重复从存储器单元读出/写入存储器单元来测试存储器芯片。如上所述，将用于该测试的程序同时从测试器输入到安装在测试板之上的多个SiP。另外，在安装于测试板之上的SiP中，根据相应输入的程序并行地测试它们的存储器芯片。因此，即使当存储器电路都具有如上所述的大存储容量时，也可以在短时间内一起完成测试。
图2A和图2B是本发明的SiP的实施例的说明性示图。图2A示意性地示出其截面，图2B示出其顶面。上述微计算机芯片2和DDR-SDRAM芯片3安装在安装衬底1之上。微计算机芯片2和DDR-SDRAM安装在安装衬底1的正面之上，并且它们均通过键合引线(bonding wire)4与安装衬底的顶面上形成的布线图案相耦合。微计算机芯片2和DDR-SDRAM芯片3包括所谓的裸芯片，并且管芯键合(die-bond)在安装衬底之上。
微计算机芯片2可以设置有多个凸起电极，该多个凸起电极可以表面安装于安装衬底1。这可以根据需要通过称为面阵列焊盘的技术来构造。也就是，可以通过以下步骤来构造：在具有元件和通过例如聚酰亚胺树脂形成的绝缘膜而完成的布线的半导体芯片的电路形成表面之上形成能够实现焊盘电极(键合焊盘)的重新定位的布线；以及在该布线上形成焊盘电极(用于凸起连接的连接盘电极)。通过上述面阵列焊盘技术以如数十μm至100μm的相对小的间距布置为微计算机芯片2的外部端子的焊盘电极的直径为0.1mm至0.2mm。此外，可以将它们转换成具有如400μm至600μm的相对大的间距的凸起电极的布置。
安装衬底1包括：由玻璃环氧或玻璃形成的绝缘衬底；在绝缘衬底之上形成的多层布线配置的相对细密的内部布线；以及用于上述引线键合的电极。利用密封体5将安装有微计算机芯片2和DDR-SDRAM芯片的安装衬底1的主表面与键合引线4密封在一起。安装衬底1的背表面设置有作为外部端子的焊料球6。
图3是本发明的SiP的实施例的内部框图。该图描述的重点在于与上述筛选测试有关的部分。本实施例中的半导体器件(SiP)1包括微计算机芯片2和存储器芯片3。除CPU(中央处理单元)外，微计算机芯片2包括ICE(内电路仿真器：自诊断电路)模块。该ICE模块具有遵循JTAG标准的接口电路，但不特别地限制，并且耦合到外部端子JTAG。除诸如静态RAM的内置存储器和外围电路外，微计算机芯片2设置有对应于上述存储器芯片3的存储器接口电路MIF。其通过存储器接口电路MIF直接与存储器芯片3耦合。
存储器芯片3包括具有大存储容量的高速DDR-SDRAM，但不特别地限制。输入/输出端子I/O为设置用于单独测试存储器芯片3的外部端子。如上所述，在本发明的筛选测试本身中并不需要该外部端子I/O。然而，其可以用作例如用于访问存储器芯片并在筛选测试之前有效地进行老化的输入端子。
图4是本发明的SiP的实施例的内部框图。该图描述的重点在于微计算机芯片2和存储器芯片3之间的耦合关系。存储器芯片3为DDR-SDRAM。端子CKE为时钟使能输入。端子CSB为芯片选择输入。端子BA[1:0]为存储体地址输入。端子A[11:0]为地址输入。端子DQ[31:0]为数据输入/输出。端子RASB为行地址选通输入。端子CASB为列地址选通输入。端子WEB为写使能输入。端子DQS[3:0]为数据选通输入/输出。端子DQM[3:0]为DQ写屏蔽使能输入。端子CLK和CLKB为时钟输入。
微计算机芯片2具有直接与DDR-SDRAM的上述输入端子和输入/输出端子耦合的下列端子：输出端子DDRCKE、DDRCS_N、DDRBA[1:0]、DDRA[11:0]、DDRRAS_N、DDRCAS_N、DDRWE_N、DDRRDM[3:0]、DDRCK和DDRCK_N；以及输入/输出端子DDRD[31:0]和DDRDQS[3:0]。在该图中，存储器芯片3的后缀为B的诸如CSB的端子名称表明它们用于低态有效的条信号(barsignal)。与之相对应，微计算机芯片2的后缀为N的诸如DDRCS_N的端子名称表明它们用于低态有效的负信号(negative signal)。
在本实施例中，诸如SiP的半导体器件1设置有用于测试的端子，该端子与将微计算机芯片2和存储器芯片3耦合在一起的布线相耦合。这些用于测试的端子的使用使得可以直接访问例如存储器芯片。微计算机芯片2设置有与微计算机芯片2的用于用户调试的接口电路相耦合的端子JTAG。
图5是说明图4所示半导体器件的筛选测试的实施例的框图。测试板设置有时钟生成电路CKG，其供给与作为待测试器件的SiP1至SiPn的实际操作对应的时钟信号。在测试板上，将待测试器件SiP1至SiPn进行如下耦合：它们的上述用于测试的端子(地址AD、控制CN端子和数据端子DT)不与测试器耦合，但它们的JTAG端子共同与测试器耦合。
当进行老化时，可以采取下列措施来识别任何初始故障，但不特别地限制：供给比实际操作电压高的操作电压，以及在高温氛围下使用用于测试的端子如地址AD、控制CN端子和数据端子DT，从测试器以比实际操作低的频率进行存储器访问。上述用于测试的端子便于进行直流测试以检查存储器芯片14和CPU芯片12之间的耦合。
图6是本发明的SiP的另一实施例的内部框图。该图描述的重点在于微计算机芯片2和存储器芯片3之间的耦合关系。在该实施例中，如图4所示省略与存储器芯片3耦合的用于测试的端子。也就是，仅存储器芯片3和微计算机芯片2的下列端子相应地耦合在一起：存储器芯片3的端子CKE、端子CSB、端子BA[1:0]、端子A[11:0]、DQ[31:0]、端子RASB、端子CASB、端子WEB、端子DQS[3:0]、DQM[3:0]以及CLK和CLKB；和微计算机芯片2的端子DDRCKE、DDRCS_N、DDRBA[1:0]、DDRA[11:0]、DDRD[31:0]、DDRRAS_N、DDRCAS_N、DDRWE_N、DDRDQS[3:0]、DDRRDM[3:0]、DDRCK和DDRCK_N。
图7是说明图6所示半导体器件的筛选测试的实施例的框图。与上述类似，测试板设置有时钟生成电路CKG，并且该时钟生成电路供给与作为待测试器件的SiP1至SiPn的实际操作对应的时钟信号。在测试板上，待测试器件SiP1至SiPn具有共同与测试器耦合的它们的JTAG端子。
在该实施例中，如上所述，使用上述JTAG进行存储器芯片3的筛选测试，并且用于存储器测试的端子对于存储器芯片3是不必要的，可以省略。采用包括使用JTAG通过微计算机芯片2进行的存储器芯片3的筛选测试工艺的制造SiP的方法带来下列优势：在通过这种方法制造的SiP中，例如，外部端子的数目可以减少约60那么大的数量。这种外部端子数的减少使得可以减小半导体器件(SiP)1的封装的尺寸。此外，由于朝存储器端子延伸的布线不需要与将微计算机芯片2和存储器芯片3耦合在一起的布线交叉，可以相应地减少布线层数。因此，可以使用不昂贵的方式，利用较少数目的布线层作为SiP的安装衬底，并且可以显著地降低微计算机芯片2和存储器芯片3之间的寄生电容。这种寄生电容的降低使得不必增加微计算机芯片2和存储器芯片3的充电/放电的输出电路处的电流，并因而使得可以提高操作速度和降低功耗。
上述微计算机芯片2具有如称为HUDI(高性能用户调试接口)的用于用户调试的接口电路，如由本申请人销售的SH系列的微计算机芯片。HUDI使得可以通过遵循JTAG标准的少数管脚，从包括内部存储器的寄存器读出数据以及将数据写入到该寄存器中。使用这样的用于用户调试的接口电路，在微计算机芯片2的内部存储器中存储用于存储器芯片3的存储器测试程序。当通过微计算机芯片2的CPU执行该存储器测试程序时，进行对存储器芯片的筛选测试。无需多言，用于用户调试的接口电路用于进行对微计算机芯片2的内部测试，并且这是该电路的预期功能。
用于将存储器测试程序写入到微计算机芯片2的内部存储器中并执行该程序的过程如下：(1)使CPU处于“复位保持”状态；(2)将数据写入ASERAM；(3)执行“HUDI引导程序”；(4)将存储器测试程序写入内部RAM；(5)确认存储器测试程序已经正确写入；(6)启动存储器测试程序；以及(7)等待存储器测试的完成并确认测试结果。
为了执行存储器测试程序，需要预先将存储器测试程序写入到微计算机芯片2的内部存储器。考虑到存储器测试程序的大小，将存储器测试程序写入到例如微计算机芯片2的内部RAM(例如，静态随机访问存储器)。例如，上述SH微计算机芯片设置有“HUDI写指令”或“ASERAM写指令”，以使用该HUDI将该程序写入到内部RAM。
“ASERAM写指令”是ASERAM专用的写指令。“HUDI写指令”可以用于将程序写入内部RAM；然而，只有当CPU操作时才可以使用该指令。为了使CPU处于操作状态，可以复位并启动CPU。如果在没有任何准备的情况下复位，则将通过CPU执行的程序是不确定的，并且不知道它将怎样操作。在写入存储器测试程序或者写入的数据可能被重写的同时，CPU可以停机。如果将CPU简单地复位和启动，则当根据“HUDI写指令”写入数据以及根据“HUDI读指令”检查写入的数据时预期有下列事件发生：可能无法读出写入的数据。为此，本实施例利用“复位保持”和“HUDI引导程序”。“复位保持”是其中CPU已复位但可以将程序写入到ASERAM的状态，“HUDI引导程序”是用于执行写入到ARERAM中的程序的方式。根据“ASERAM写指令”将程序写入到ASERAM，并在执行该程序的同时将存储器测试程序写入到内部RAM中。也可以通过在“复位保持”状态下进行读取来检查写入的数据。
图8是本发明中使用的JTAG TAP(测试访问端口)的状态转换示图。在该图示中，每个箭头旁边的“0”或“1”表示当TMS(测试模式)端子或信号处于“0”或“1”时的状态转换。一般而言，TAP控制转换示图的描述是抽象的并且难以理解，但所要做的就是将指令写入到指令寄存器(以下简称为IR)以及对数据寄存器(以下简称为DR)进行读和写。指令代码以及写入和读出的数据具有多个位，并且所要做的就是从一个TDI(测试数据输入)端子以移位状态串行地输入数据。
状态(1)(测试逻辑复位)是HUDI复位，通过将TMS信号驱动到高电平并五次生成TCK(测试时钟)信号来建立该状态(HUDI复位)。状态(2)(运行测试/空闲)是过点。IC中的测试逻辑只有当存在特定指令时才变为有效。当通过指令使自测试变为有效时，例如，当建立该状态时执行该指令。在其它场合，测试逻辑保持在空闲状态。状态(3)(选择DR扫描)是DR的读取和写入，图中其在下侧(TMS＝0)执行而在右侧(TMS＝1)不执行。状态(8)(选择IR扫描)是IR的读取和写入，图中其在下侧(TMS＝0)执行而在右侧(TMS＝1)不执行。在这种情况下，状态返回到上述的状态(1)。状态(4)(捕获DR)是读出数据的捕获。状态(9)(捕获IR)是读出数据的捕获。状态(5)(移位DR)是读出和写入数据的设置。状态(10)(移位IR)是读出和写入数据的设置。状态(6)(退出DR)只是过点。状态(11)(退出IR)只是过点。状态(7)(更新DR)是设置数据的写入。状态(12)(更新IR)是设置数据的写入。
图9是本发明中使用的JTAG TAP(测试访问端口)的实施例的波形图。该图示出了对数据寄存器进行读取和写入的示例。可以利用所需长度中断寄存器的读出和写入，在本例中读出和写入8位。首先将TMS信号驱动到高电平(“1”)，并保持等效于五个TCK间隔的时间，以复位TAP(状态R)。之后，在TCK的上升沿处将TMS信号设置到“0”-“1”-“0”，以使状态从状态(2)(运行测试/空闲)转换到状态(3)(选择DR扫描)到状态(4)(捕获DR)。这些状态简称为I-S-C。在状态(4)(捕获DR)中，捕获数据，并在随后的状态或状态(5)(移位DR)中，将捕获的数据从TDO(测试数据输出)端子输出并进一步设置将写入的数据。状态(5)(移位DR)包括S0至S7的8个周期，并且数据Di0至数据Di7从TDI串行输入，数据Do0至数据Do7从TDO输出。在状态(5)(移位DR)的第8个周期(S7)之后，TMS信号变为“1”-“1”-“0”，以使状态转换到状态(6)(退出DR)到状态(7)(更新DR)到状态(2)(运行测试/空闲)。这些状态简称为E-U-I。当完成一次扫描时状态返回到状态(2)(运行测试/空闲)使得操作易于理解。在状态(7)(更新DR)中更新所设置的数据。
上述“复位保持”是其中CPU处于复位状态但可以使用“ASERAM写指令”将数据写入到ASERAM中的状态。通过将端子或信号/RESET和/TRST驱动到低电平实现该转换方法。当存在用于切换产品芯片模式和EVA芯片模式的管脚时，建立EVA芯片模式来使用HUDI功能。如上所述可以通过将端子/RESET和/TRST在特定时段保持在低电平，来建立复位保持状态。该复位时段需要特定长度的时间。
图10是说明HUDI引导程序的波形图。为执行HUDI引导程序所要做的就是在复位保持状态的IR中设置“HUDI引导程序指令”。IR是16位寄存器。由于可以将低级位设置为任何值(不关心)，因此只设置8个高级位。与图9中的示例类似，使状态从R(测试逻辑复位)转换到I(运行测试/空闲)到SD(选择DR扫描)到SI(选择IR扫描)到C(捕获IR)，建立状态(10)(移位IR)。然后将固定值从TDO(测试数据输出)端子恒定地输出。通过观察TDO端子可以理解IR路径的实现。当执行“HUDI引导程序指令”时，建立“ASE中断模式”，并在ASERAM的开头地址处写入的地址开始执行。此时，设置了ASE中断标志。因此，通过使用“HUDI读指令”来参考该标志，可以确认ASE中断模式已经建立。
图11是ASERAM写入模式的实施例的流程图。首先，在步骤(1)，建立SI(选择IR扫描)状态并写入命令。在步骤(2)，设置数据写入的地址。将所设置的数据放在起始地址和结束地址处。例如，通过高级16位指定起始地址，通过低级16位指定结束地址。地址的高级12位固定在布置ASERAM的区域中。在步骤(3)至(6)，在DR中设置数据，然后重复SD(选择DR扫描)直到设定传输标志。
图12是HUDI写模式的实施例的流程图。在HUDI写操作中有单一模式和持续模式，并且每个模式关于写入字节数具有1字节模式、2字节模式和4字节模式。该图示出了持续模式的写入的示例。在步骤(1)，建立SI(选择IR扫描)状态并写入命令。在步骤(2)，设置数据写入的地址。关于HUDI写操作，在步骤(3)至(6)，在第一扫描以及第二和随后扫描中的每个其它扫描处确认标志的设置。因而，使得在确认标志设置之前的DR扫描次数在第一扫描与第二和随后扫描之间是不同的。
图13是HUDI读模式的实施例的流程图。与HUDI写类似，存在单一模式和持续模式，每个模式关于写字节数具有1字节模式、2字节模式和4字节模式。该图示出了仅在持续模式中读取的示例，如图12中的写入示例。在步骤(1)，建立SI(选择IR扫描)状态并写入命令。关于读取，假设关于测试结果大约几个字节的长度；因此确认读取使能标志。为此，当在步骤(3)至(6)使用“HUDI读指令”时，逐DUT地读取数据。
通过上述ICE模块对外部存储器芯片执行的测试操作如下项(1)至(6)所述：(1)如上所述使CPU芯片处于复位保持状态。这使得可以将数据写入到CPU芯片的ICE模块中的RAM(ASERAM)。测试器控制上述以JTAG标准限定的用于该操作的端子以及CPU芯片的专用端子。
(2)将程序写入到上述ICE模块中的RAM。该程序用于支持测试程序的传送。测试器使用JTAG管脚进行该写入操作。
(3)执行写入到ICE模块中的RAM的程序。测试器使用JTAG管脚进行该写入操作，以向CPU芯片发送专用命令。
(4)访问内部RAM以将存储器测试程序写入其中。测试器使用JTAG管脚进行该写入操作。
(5)将控制从写入到ICE模块中的RAM的程序分支到上述存储器测试程序。测试器使用JTAG管脚进行该写入操作。
(6)测试器监视测试的完成，当测试完成时，其读取确定结果。
上述PoP是这样构造的：在相应安装衬底之上安装半导体芯片，然后将所得到的半导体器件耦合在一起。因此，在将半导体器件耦合在一起的步骤之前，可以确定在每个半导体芯片和对应安装衬底之间的耦合状态，并且这可以有效地应对封装的组装成品率的降低。此外，与SiP相比可以灵活地应对各种系统的小批量生产。然而，PoP的存储器电路也涉及到与图5所示SiP类似的下列问题：当如图22所示采取下列措施时需要昂贵的高速测试器：每个器件设置有与地址端子AD、控制端子CN和数据端子DT耦合的用于测试的外部端子；多个待测试器件PoP1至PoPn与测试板之上设置的数据总线、控制信号和地址总线耦合；以及从测试器直接测试各个待测试器件PoP1至PoPn的存储器电路。
图14是说明本发明的制造半导体器件的方法的另一实施例的示意性工艺过程图。在工艺(1)中，在半导体晶片之上形成多个CPU芯片。当如上所述在半导体晶片之上形成了CPU芯片时，通过测试器进行探针测试(1)。这些CPU芯片具有稍后描述的存储器电路和在自诊断中使用的用于用户调试的接口电路等。
在工艺(2)中，类似于上述那样，在半导体晶片之上形成多个存储器芯片。这些存储器芯片具有大存储容量并执行高速操作，如DDR-SDRAM。当如上所述在半导体晶片之上形成了存储器芯片时，通过测试器进行探针测试(2)。
在工艺(3)中，使其上形成有上述CPU芯片的半导体晶片经受划片(1)，并挑选出在上述探针测试(1)中确定为非缺陷的CPU芯片。
在工艺(4)中，使其上形成有上述存储器芯片的半导体晶片经受划片(2)，并挑选出在上述探针测试(2)中确定为非缺陷的存储器芯片。
在工艺(5)中，将在工艺(1)中确定为非缺陷的CPU芯片安装在安装衬底之上。该安装衬底具有大量布线层，CPU芯片表面安装在其表面(顶面)之上。在其外部形成与安装有存储器芯片的半导体器件相耦合的电极。
在工艺(6)中，在安装衬底之上安装在工艺(2)中确定为非缺陷的存储器芯片。存储器芯片面向上安装在安装衬底的表面之上并通过多条金引线与表面之上的信号焊盘耦合。与在安装有上述CPU芯片的安装衬底之上形成的电极对应的焊料球形成在安装衬底的背面之上。
在工艺(7)中，对在工艺(5)中组装的安装有CPU芯片的半导体器件进行筛选测试(1)。在该筛选测试(1)中，根据需要同时进行老化。
在工艺(8)中，对在工艺(6)中组装的安装有存储器芯片的半导体器件进行筛选测试(2)。在该筛选测试(2)中，根据需要同时进行老化。
在工艺(9)中，将在工艺(8)中确定为非缺陷的安装有存储器芯片的半导体器件层叠在工艺(7)中确定为非缺陷的安装有CPU芯片的半导体器件之上。因而，将它们组装为两层结构的层叠封装，其中CPU芯片和存储器芯片的对应端子通过上述焊料球耦合在一起。
在工艺(10)中，对这些组装的PoP进行测试。在该测试中使用的测试板安装有时钟生成电路CKG，其向作为附接于测试插槽的待测试器件的半导体器件(PoP)供给与实际操作相对应的高速时钟信号。测试器通过上述用于用户调试的接口电路访问安装在测试板之上的多个待测试器件PoP的CPU芯片。然后其将用于存储器芯片的测试程序写入到其中内置的存储器电路。之后，测试器启动CPU芯片并根据存储在上述内置存储器中的程序访问存储器芯片。因而得到故障/非故障确定结果并传送到测试器。CPU芯片本身也测试如下：通过用于用户调试的接口电路访问ICE(内电路仿真器)模块，并测试包括CPU和上述内置存储器电路的外围电路。
上述所有工艺(1)至(10)可以通过一个半导体制造商进行，或者可以如下进行，但不特别地限制：工艺(1)、(3)、(5)、(7)通过形成CPU芯片的第一半导体制造商进行；工艺(2)、(4)、(6)、(8)通过形成存储器芯片的不同于第一半导体制造商的第二半导体制造商进行。用于制造安装有上述CPU芯片的半导体器件的工艺(1)、(3)、(5)、(7)以及用于制造安装有上述存储器芯片的半导体器件的工艺(2)、(4)、(6)、(8)可以通过多个制造商以分担的方式适当地进行。工艺(9)可以通过形成蜂窝电话单元等的装配厂执行。在这种情况下，由执行工艺(9)的装配厂进行工艺(10)中的测试。
本实施例中的工艺(10)的测试通过如下执行存储器测试来进行：安装有CPU芯片的半导体器件对应于上述处于与上述PoP实际操作精确相同状态下的时钟信号，重复将数据写入安装有存储器芯片的半导体器件的存储器单元/从该存储器单元读取数据。如上所述，同时从测试器将用于该测试的程序输入到安装在测试板之上的多个PoP。另外，在安装在测试板之上的PoP中，根据相应输入的程序并行地对它们的存储器芯片进行测试。因此，即使当如上所述存储器电路具有大存储容量时，也可以在短时间内一起完成测试。
安装有CPU芯片的半导体器件与安装有存储器芯片的半导体器件本身经受包括老化的筛选测试(1)和(2)。对单个状态下的器件进行这些测试，而不对组装为上述PoP的器件进行这些测试。在PoP结构的半导体器件中，以其间具有小间隙的层层叠两个半导体器件。因此，预想到它们将受到来自彼此的热的显著影响。因此，以下是确保PoP结构的半导体器件的CPU和存储器二者性能所不可缺少的：根据与实际操作对应的时钟对组装为PoP结构的半导体器件的器件进行存储器测试。
图15是应用本发明的PoP结构的半导体器件的实施例的示意性截面图。安装有CPU芯片12的第一安装衬底13与安装有存储器芯片14的第二安装衬底15电耦合在一起。该耦合通过将形成在第二安装衬底15背面上的多个焊料球22与第一安装衬底13的对应电极耦合来执行。第一安装衬底13具有安装在其表面中央的CPU芯片12。因此，这些焊料球22沿着第二安装衬底15的背面的外围部分布置。在第一安装衬底13的表面的外围部分(CPU芯片12外部)处，形成焊料球22将耦合到其上的电极焊盘。存储器芯片14是DDR-SDRAM，但不特别地限制，并且存储器芯片14通过金引线(键合引线)26与第二安装衬底15的键合焊盘耦合。这些键合焊盘与第二安装衬底15的背面上的电极焊盘通过衬底表面上的信号布线以及用于耦合它们的过孔而电耦合在一起。利用模制树脂30气密性地密封存储器芯片14、金引线26以及电极焊盘。
CPU芯片12通过形成在其主表面(下表面)之上的多个焊料球21倒装地耦合(面向下接合)到安装衬底13表面之上的电极焊盘。利用底填充树脂气密性地密封CPU芯片12的主表面。在第一安装衬底13的背面上，形成用于外部输入/输出信号的布置成栅格图案的多个电极焊盘，并且焊料球23与这些电极焊盘耦合。第一安装衬底13的表面之上的用于信号的焊盘与背面上的用于外部输入/输出信号的焊盘通过衬底表面上的信号布线、内部层中的信号布线以及用于耦合它们的过孔而电耦合在一起。
图16是应用本发明的PoP结构的半导体器件的另一实施例的示意性截面图。在该实施例中，上部半导体器件安装有两个存储器芯片14。也就是，本实施例旨在通过安装具有相同存储容量的两个DDR-SDRAM来实现是图15器件存储容量两倍的存储容量。以虚拟芯片25作为其间的间隔物，将两个存储器芯片14层叠在一起。该虚拟芯片25确保了用于下部存储器芯片14的金引线26的空间。该配置的其它方面与图15中的器件相同。
图17是应用本发明的PoP结构的半导体器件的另一实施例的示意性截面图。在该实施例中，上部半导体器件安装有层叠配置的三种不同的存储器芯片14。这三种不同的存储器芯片包括例如DDR-SDRAM、SDRAM以及共同可擦除非易失性存储器(闪速存储器)。在这种情况下，使尺寸较大的存储器芯片位于下侧，以确保用于金引线和在存储器芯片中设置的键合焊盘的空间。当存储器芯片的尺寸基本相同时，可以如图16所示那样以虚拟芯片置于其间，以叠置结构组装这三种不同的存储器芯片。在这种情况下，下部CPU芯片12设置有可以直接与三种不同的存储器芯片耦合的接口电路。该配置的其它方面与图15和图16中的器件相同。
图18是对应于图16的半导体器件的实施例的截面图。该实施例中的PoP结构的半导体器件是如下构造的两层结构的层叠封装：安装有存储器芯片14的安装衬底(第二布线衬底)15层叠在安装有CPU芯片12的安装衬底(第一布线衬底)13的顶上。CPU芯片12具有如称为HUDI(高性能用户调试接口)的用于用户调试的接口电路，如本申请人销售的SH系列的微计算机芯片。
HUDI使得可以通过遵循JTAG标准的少数管脚，从包括内部存储器的寄存器读出数据和将数据写入该寄存器。使用该用于用户调试的接口电路，在CPU芯片12的内部存储器中存储用于存储器芯片14的存储器测试程序。当通过CPU芯片12的CPU执行该存储器测试程序时，进行对存储器芯片14的测试。无需多言，用于用户调试的接口电路用于进行对CPU芯片12的内部测试，并且这是该电路的预期功能。除了诸如静态RAM的内置存储器以及外围电路外，CPU芯片12设置有与存储器芯片14对应的存储器接口电路(DDR-SDRAM、SDRAM、共同可擦除非易失性存储器)。其通过存储器接口电路直接与对应的存储器芯片14耦合。
该实施例中的半导体器件通过在安装衬底15的表面(顶面)之上层叠其间具有虚拟芯片25的两个大约512M比特的DDR-SDRAM芯片14而设置有大约1G比特的存储容量。安装在安装衬底15之上的存储器芯片14的存储容量或数目可以适当地改变。也就是，通过采取下列措施，可以在基本不改变作为其上安装有CPU芯片12的基底的安装衬底13的规格的情况下制造PoP结构的各种半导体器件：改变安装在存储器安装衬底15之上的存储器芯片14的存储容量或数目。
安装衬底13是具有通过例如内建工艺制造的六层布线(表面布线、背部布线和四层内部布线)的多层布线衬底。用于使布线层彼此电绝缘的绝缘层由通过利用树脂注入玻璃纤维或碳纤维得到的半固化片(prepreg)形成。六层布线例如包括基于铜(Cu)的导电膜。在图18中，省略这些布线，并且仅描述了形成在安装衬底13表面(顶面)之上的电极焊盘16p、17p、18p以及形成在安装衬底13背面之上的用于外部输入/输出的电极焊盘19p。
CPU芯片12通过形成在其主表面(下表面)之上的多个焊料球21，倒装地(面向下接合)与基础衬底13的表面之上的电极焊盘16p、17p耦合。利用底填充树脂24气密性地密封CPU芯片12的主表面。CPU芯片12具有非常大量的输入/输出端子，但图中未示出。因此，沿着CPU芯片12的主表面的四个边以两行来布置键合焊盘(以及与其表面耦合的焊料球21)，并且以交错布局来布置内行的键合焊盘与外行的键合焊盘。
在安装衬底13的背面上，形成用于外部输入/输出的多个电极焊盘19p。焊料球23与它们的表面电耦合。PoP结构的半导体器件通过这些焊料球23安装在信息通信终端设备的母板之上。安装衬底13的表面之上的布线与背面之上的用于外部输入/输出的电极焊盘19p通过内部布线和用于耦合它们的过孔电耦合在一起。
安装有两个存储器芯片14的存储器安装衬底15包括使用玻璃环氧树脂等作为绝缘层的树脂衬底。这两个存储器芯片14中的一个面向上安装在存储衬底15的表面之上，另一个以其间具有虚拟芯片25的方式层叠在该存储器芯片14之上。这两个存储器芯片14中的每一个都通过金引线26与存储器安装衬底15表面之上的电极焊盘27电耦合。利用模制树脂30气密性地密封两个存储器芯片14、虚拟芯片25、金引线26和电极焊盘27。在存储器安装衬底15的背面上，形成电极焊盘28并且将这些电极焊盘28通过过孔(未示出)电耦合到上述电极焊盘27。焊料球22电耦合到电极焊盘28的表面。每组电极焊盘27、28例如沿着存储器安装衬底15的外围部分的相对侧以两行布置。
与存储器安装衬底15的电极焊盘28耦合的焊料球22也与安装衬底13表面的外围部分中形成的电极焊盘18p电耦合。因而，安装有CPU芯片12的安装衬底13和安装有存储器芯片14的存储器安装衬底15电耦合在一起。焊料球22的直径大于通过在CPU芯片12的主表面之上形成的焊料球21的直径加上CPU芯片12的厚度得到的厚度。这防止了安装在安装衬底13之上的CPU芯片12的顶面与存储器安装衬底15的下表面彼此接触。如上所述，在安装衬底13的背面上，形成用于外部输入/输出的电极焊盘19p。焊料球23与用于外部输入/输出的电极焊盘19p耦合。
图19是图18所示半导体器件的实施例的局部放大的截面图。在图19所示的示例中，CPU芯片12和存储器芯片14的对应信号端子通过与外行的电极焊盘17p一体化形成的表面布线31、过孔32以及第二层布线33而电耦合在一起。由于布线设计规则，所以在某些点处将CPU芯片12和存储器芯片14通过外行的电极焊盘17p电耦合在一起是不可能的。在这种情况下，CPU芯片12和存储器芯片14通过内行的电极焊盘16p电耦合在一起。例如，CPU芯片12和存储器芯片14可以通过内行的电极焊盘16p以及比过孔32和外行的电极焊盘17p更向内延伸的第二层布线而电耦合在一起。
安装衬底13没有设置有用以启动对存储器芯片14的直接访问的用于测试的电极焊盘，但不特别地限制。这使得用于测试的电极焊盘和用于在CPU芯片12和存储器芯片14之间耦合电极焊盘的布线变得没有必要。这带来了以下优势：安装衬底13的尺寸可以减小与形成用于测试的电极焊盘和用于耦合它的布线所需的区域等效的量；可以降低CPU芯片12和存储器芯片14之间信号传送中的寄生电容，并降低由信号的反射或耦合等引起的噪声；并因而可以实现适于高速存储器如DDR-SDRAM的信号传送。此外，由于减少了安装衬底13中形成的布线层的数量，所以可以抑制由于布线层和绝缘层(半固化片)之间热膨胀系数不同所引起的安装衬底13中的翘曲。
图20是本发明的PoP的实施例的内部框图。该实施例中的PoP对应于图16中的半导体器件。该图描述的重点在于CPU芯片12和存储器芯片14之间的耦合关系。存储器芯片14是DDR-SDRAM。端子CKE是时钟使能输入。端子CSB是芯片选择输入。端子BA[1:0]是存储体地址输入。端子A[11:0]是地址输入。端子DQ[31:0]是数据输入/输出。端子RASB是行地址选通输入。端子CASB是列地址选通输入。端子WEB是写使能输入。端子DQS[3:0]是数据选通输入/输出。DQM[3:0]是DQ写屏蔽使能输入。端子CLK和CLKB是时钟输入。
该图中的半导体器件通过提供大约512M比特的两个DDR-SDRAM而作为整体提供有大约1G比特的存储容量，但不特别地限制。这两个DDR-SDRAM具有与对应CPU芯片12的64位数据输入/输出端子相应耦合的它们的端子DQ[31:0]，并因而可以将数据以64位块写入其中/从中读出。或者，端子DQ[31:0]并行地耦合到CPU芯片12的32位数据输入/输出端子。在这种情况下，这两个DDR-SDRAM的芯片选择端子CSB被供给有来自CPU芯片12的选择信号以选择任意DDR-SDRAM。或者，可以将扩展的地址信号供给到地址端子以选择两个DDR-SDRAM中的任意一个。
CPU芯片12具有与DDR-SDRAM的输入端子和输入/输出端子相应地直接耦合的下列端子：输出端子DDRCKE、DDRCS_N、DDRBA[1:0]、DDRA[11:0]、DDRRAS_N、DDRCAS_N、DDRWE_N、DDRRDM[3:0]、DDRCK和DDRCK_N；以及输入/输出端子DDRD[31:0]和DDRDQS[3:0]。在该图中，存储器芯片14的后缀为B的诸如CSB的端子名称表明它们用于低态有效的条信号(barsignal)。与此对应，CPU芯片12的后缀为N的诸如DDRCS_N的端子名称表明它们用于低态有效的负信号(negative signal)。
在本实施例中，诸如PoP的半导体器件在连接CPU芯片12和存储器芯片14的信号路径中设置有用于测试的端子。使用这些用于测试的端子使得可以直接访问例如存储器芯片14。CPU芯片12设置有与CPU芯片12的用于用户调试的接口电路耦合的端子JTAG。上述用于测试的端子便于进行直流测试，以检查存储器芯片14和CPU芯片12之间通过焊料球22的耦合。然而，通过使用端子JTAG，根据对应于实际操作的时钟，对如上所述的组装为PoP结构的半导体器件的器件进行存储器测试，带来了以下优势：可以确保PoP结构的半导体器件的CPU和存储器二者的性能，并避免了对昂贵测试器的需要。
图21是本发明的PoP的另一实施例的内部框图。该实施例中的PoP对应于图16中的半导体器件。该图描述的重点在于CPU芯片12和存储器芯片14之间的耦合关系。在该实施例中，如图20所示的实施例中那样省略与存储器芯片14耦合的用于测试的端子。也就是，仅将存储器芯片14和CPU芯片12的下列端子相应地耦合在一起：存储器芯片14的端子CKE、端子CSB、端子BA[1:0]、端子A[11:0]、DQ[31:0]、端子RASB、端子CASB、端子WEB、端子DQS[3:0]、DQM[3:0]以及CLK和CLKB；和CPU芯片12的端子DDRCKE、DDRCS_N、DDRBA[1:0]、DDRA[11:0]、DDRD[31:0]、DDRRAS_N、DDRCAS_N、DDRWE_N、DDRDQS[3:0]、DDRRDM[3:0]、DDRCK以及DDRCK_N。该配置的其它方面与图20中的器件相同。
图22是说明图21所示半导体器件的性能测试的实施例的框图。与上述类似，测试板设置有时钟生成电路CKG，其供给与作为待测试器件的PoP1至PoPn的实际操作对应的时钟信号。在测试板上，待测试器件PoP1至PoPn具有共同与测试器耦合的它们的JTAG端子。
在该实施例中，如上所述，使用上述JTAG进行存储器芯片14的性能测试，并且用于存储器测试的端子对于存储器芯片14是不必要的，可以省略。采用包括图14所示使用JTAG通过CPU芯片12进行的存储器芯片14的性能测试工艺的制造PoP的方法带来了下列优势：在通过该方法制造的PoP中，例如外部端子数可以减少约60那么大的数量。这种外部端子数的减少使得可以减小半导体器件(PoP)的封装的尺寸。将给出更具体的描述。上述配置使得图16所示安装衬底13的背面上设置的用于测试的焊料球或用于测试的电极以及用于耦合到它们的布线变得不必要。作为结果，可以减小安装衬底13的尺寸。
此外，由于朝用于存储器测试的端子延伸的布线不需要如图20的框图中那样与将CPU芯片12和存储器芯片14耦合在一起的布线相交叉，可以相应地减少布线层数。因此，可以使用不昂贵的方式，利用少数布线层作为PoP的安装衬底13。此外，可以抑制由于布线层和绝缘层(半固化片)之间热膨胀系数的不同引起的安装衬底13的翘曲。这种翘曲的抑制使得可以减小施加到焊料球22上的机械应力，该焊料球22将安装衬底13和安装衬底15耦合在一起并且将它们可靠地耦合在一起。也可以显著地降低CPU芯片12和存储器芯片14之间的寄生电容。这种寄生电容的降低使得不必增加CPU芯片12和存储器芯片14的充电/放电的输出电路处的电流，因而使得可以提高操作速度和降低功耗。
上述CPU芯片12具有如称为HUDI(高性能用户调试接口)的用于用户调试的接口电路，如由本申请人销售的SH系列的微计算机芯片。HUDI使得可以通过遵循JTAG标准的少数管脚，从包括内部存储器的寄存器读出数据以及将数据写入到该寄存器中。使用该用于用户调试的接口电路，在CPU芯片12的内部存储器中存储用于存储器芯片14的存储器测试程序。当CPU芯片12的CPU执行该存储器测试程序时，进行对存储器芯片的性能测试。无需多言，用于用户调试的接口电路用于进行微计算机芯片2的内部测试，并且这是该电路的预期功能。
与在SiP中类似，用于将存储器测试程序写入到CPU芯片12的内部存储器并执行该程序的过程如下：(1)使CPU处于“复位保持”状态；(2)将数据写入ASERAM；(3)执行“HUDI引导程序”；(4)将存储器测试程序写入到内部RAM；(5)确认存储器测试程序已经正确写入；(6)启动存储器测试程序；以及(7)等待存储器测试的完成并确认测试结果。
为了执行存储器测试程序，需要预先将存储器测试程序写入到CPU芯片12的内部存储器。考虑到存储器测试程序的大小，将存储器测试程序写入到CPU芯片12的内部RAM(例如，静态随机访问存储器)。例如，与上述类似，上述SH微计算机芯片设置有“HUDI写指令”或“ASERAM写指令”以使用HUDI将该程序写入到内部RAM。
至此，已经基于本发明的实施例对本发明人做出的本发明进行了具体描述。然而，无需多言，本发明并不限于这些实施例，而是可以在不脱离其主题的情况下进行各种修改。例如，可以使用各种实施例作为在微计算机芯片中设置的ICE模块的配置。用于启动ICE模块的接口电路不一定为JTAG，可以使用用于此目的的任何一种。存储器芯片不一定是DDR-SDRAM，而是可以为SDRAM或SRAM，或可以安装任何其它类型的存储器芯片，诸如闪速存储器(共同可擦除非易失性存储器)。在图2所示的示例中，构造SiP使得每个芯片安装在安装衬底的表面之上。取而代之，其可以通过以叠置结构组装多个芯片来构造。
本发明可以广泛地应用于包括微计算机芯片(CPU芯片)和存储器芯片的SiP或PoP或者多芯片配置的半导体器件，以及其制造方法和测试方法。

Claims (28)

1. 一种制造半导体器件的方法，包括：
第1工艺，用于形成具有第一存储器电路的第一半导体器件；
第2工艺，用于对所述第一半导体器件进行电测试，以便挑选出非缺陷项；
第3工艺，用于形成具有信号处理电路和第二存储器电路的第二半导体器件，所述信号处理电路根据程序执行信号处理；
第4工艺，用于对所述第二半导体器件的信号处理电路和第二存储器电路进行电测试，以便挑选出非缺陷项；
第5工艺，用于一体化地配置在所述第2工艺中挑选出的所述第一半导体器件和在所述第4工艺中挑选出的所述第二半导体器件，并将它们各自的对应端子耦合在一起；以及
第6工艺，用于将在所述第5工艺中一体化配置的半导体器件安装在测试板之上，并进行电测试以便确定该半导体器件的故障/非故障，
其中所述测试板设置有振荡电路，所述振荡电路向所述半导体器件共同地供给与所述半导体器件的实际操作等效的时钟信号，以及
其中所述第6工艺包括：
第一操作，用于将用于对所述第一半导体器件的第一存储器电路进行性能测试的测试程序从测试器写入到所述第二半导体器件的第二存储器电路；
第二操作，用于对应于所述时钟信号，根据写入到所述第二存储器电路的测试程序，通过所述第二半导体器件的信号处理电路对所述第一半导体器件的第一存储器电路进行性能测试；以及
第三操作，用于将所述第二操作中的故障/非故障确定的结果输出到所述测试器。
2. 根据权利要求1所述的制造半导体器件的方法，
其中所述第1工艺包括第1-1工艺，在第一晶片之上形成多个第一存储器电路，
其中所述第2工艺包括：
第2-1工艺，对所述第一晶片之上形成的每一个存储器电路进行电测试以便确定故障/非故障；和
第2-2工艺，将所述第一晶片之上形成的第一存储器电路分成各个第一半导体芯片，并挑选出作为所述第2-1工艺的确定结果确定为非缺陷的第一半导体芯片，
其中所述第3工艺包括第3-1工艺，在第二晶片之上形成多个半导体电路，该半导体电路包括第二存储器电路和根据程序执行信号处理的信号处理电路，
其中所述第4工艺包括：
第4-1工艺，对所述第二晶片之上形成的每一个半导体电路进行电测试，以便确定故障/非故障；和
第4-2工艺，将所述第二晶片之上形成的半导体电路分成各个第二半导体芯片，并挑选出作为所述第4-1工艺的确定结果确定为非缺陷的第二半导体芯片，以及
其中所述第5工艺包括第5-1工艺，在公共衬底之上安装所述第2-2工艺中挑选为非缺陷的第一半导体芯片和所述第4-2工艺中挑选为非缺陷的第二半导体芯片，以便在一个封装中一体化地配置半导体器件。
3. 根据权利要求2所述的制造半导体器件的方法，
其中所述第二半导体芯片包括自诊断电路，以及
其中所述第6工艺中的第一操作包括：
第一步骤，使所述第二半导体芯片处于复位保持状态，并将能够启动测试程序的输入的程序从所述测试器写入到所述自诊断电路中设置的存储器电路；以及
第二步骤，根据所述程序将所述测试程序写入到所述第二存储器电路。
4. 根据权利要求2所述的制造半导体器件的方法，
其中所述第6工艺中使用的测试板具有多个插槽，在所述多个插槽中可以安装多个半导体器件，以及
其中将所述振荡电路中生成的时钟共同地供给到附接于所述插槽的所述半导体器件。
5. 根据权利要求3所述的制造半导体器件的方法，
其中所述第二半导体芯片包括遵循JTAG标准的用户调试接口电路，以及
其中在所述第6工艺中，使用所述用户调试接口电路实现与所述测试器的耦合，并执行所述第一操作中的测试程序的输入以及所述第三操作中的确定结果的输出。
6. 根据权利要求5所述的制造半导体器件的方法，
其中在所述第5-1工艺中，所述公共衬底具有内部布线，该内部布线与所述第一半导体芯片和第二半导体芯片的对应端子耦合在一起，以及
其中所述内部布线不与所述一体化配置的半导体器件的外部端子耦合。
7. 根据权利要求6所述的制造半导体器件的方法，
其中所述第一半导体芯片是动态RAM；以及
其中所述第二半导体芯片是微计算机，该微计算机具有可以与所述动态RAM直接耦合的接口电路。
8. 根据权利要求1所述的制造半导体器件的方法，
其中所述第1工艺包括：
第1-1工艺，在第一晶片之上形成多个第一存储器电路；
第1-2工艺，对所述第一晶片之上形成的每一个存储器电路进行电测试，以确定故障/非故障；
第1-3工艺，将所述第一晶片之上形成的第一存储器电路分成各个第一半导体芯片，并挑选出作为所述第1-2工艺的确定结果确定为非缺陷的第一半导体芯片；以及
第1-4工艺，基于所述第1-3工艺中确定为非缺陷的第一半导体芯片，组装具有作为外部端子的焊料球的第一半导体器件，
其中所述第2工艺包括第2-1工艺，对所述第1-4工艺中组装的第一半导体器件的第一存储器电路进行电测试以挑选出非缺陷项，
其中所述第3工艺包括：
第3-1工艺，在第二晶片之上形成多个半导体电路，该半导体电路包括第二存储器电路和根据程序执行信号处理的信号处理电路；
第3-2工艺，对所述第二晶片之上形成的每一个半导体电路进行电测试，以确定故障/非故障；
第3-3工艺，将所述第二晶片之上形成的半导体电路分成各个第二半导体芯片，并挑选出作为所述第3-2工艺中的确定结果确定为非缺陷的第二半导体芯片；以及
第3-4工艺，在安装衬底之上安装所述第3-3工艺中确定为非缺陷的第二半导体芯片以组装所述第二半导体器件，所述安装衬底具有对应于所述第一半导体器件的焊料球的耦合电极，
其中所述第4工艺包括第4-1工艺，对所述第3-4工艺中组装的第二半导体器件的第二存储器电路进行电测试，以挑选出非缺陷项，以及
其中所述第5工艺包括第5-1工艺，将所述第2-1工艺中挑选为非缺陷的第一半导体器件的焊料球与所述第4-1工艺中挑选为非缺陷的第二半导体器件的对应耦合电极耦合，以一体化地组装为一个半导体器件。
9. 根据权利要求8所述的制造半导体器件的方法，
其中所述第二半导体器件包括自诊断电路，以及
其中所述第6工艺中的第一操作包括：
第一步骤，使所述第二半导体芯片处于复位保持状态，并将能够启动测试程序的输入的程序从所述测试器写入到所述自诊断电路中设置的存储器电路；和
第二步骤，根据所述程序将所述测试程序写入到所述第二存储器电路中。
10. 根据权利要求9所述的制造半导体器件的方法，
其中在所述第6工艺中使用的测试板具有多个插槽，在所述多个插槽中可以安装多个半导体器件，以及
其中将所述振荡电路中生成的时钟共同地供给到附接于所述插槽的所述半导体器件。
11. 根据权利要求10所述的制造半导体器件的方法，
其中所述第二半导体器件包括遵循JTAG标准的用户调试接口电路，以及
其中在所述第6工艺中，使用所述用户调试接口电路实现与所述测试器的耦合，并执行所述第一操作中的测试程序的输入和所述第三操作中的确定结果的输出。
12. 一种半导体器件的测试方法，该半导体器件是通过一体化地配置第一半导体器件和第二半导体器件并且用耦合装置将对应端子耦合在一起而得到的，
其中所述第一半导体器件包括第一存储器电路，
其中所述第二半导体器件包括第二存储器电路、根据程序执行信号处理操作的信号处理电路、可以与所述第一存储器电路耦合的接口电路和用于用户调试的接口电路，以及
其中在具有振荡电路的测试板之上安装所述半导体器件，所述振荡电路生成与所述半导体器件的实际操作等效的时钟信号，并且将所述时钟信号供给所述半导体器件，所述测试方法包括：
第一操作，通过所述用于用户调试的接口电路，将用于对所述第一存储器电路进行性能测试的测试程序从测试器写入到所述第二半导体器件的第二存储器电路；
第二操作，对应于所述信号处理电路中的时钟信号，根据所写入的测试程序对所述第一存储器电路进行性能测试；以及
第三操作，将所述第二操作中的故障/非故障确定的结果输出到所述测试器。
13. 根据权利要求12所述的半导体器件的测试方法，
其中所述第一半导体器件为第一半导体芯片，
其中所述第二半导体器件为第二半导体芯片，以及
其中通过将对应的端子通过作为在公共衬底中形成的耦合装置的内部布线耦合在一起，将所述第一半导体芯片和所述第二半导体芯片一体化地封装，并由此配置所述半导体器件。
14. 根据权利要求13所述的半导体器件的测试方法，
其中所述第二半导体芯片包括自诊断电路，以及
其中所述第一操作包括：
第一步骤，使所述第二半导体芯片处于复位保持状态，并将能够启动测试程序的输入的程序从所述测试器写入到所述自诊断电路中设置的存储器电路；以及
第二步骤，根据所述程序将所述测试程序写入到所述第二存储器电路。
15. 根据权利要求14所述的半导体器件的测试方法，
其中所述测试板具有其中可安装多个所述半导体器件的多个插槽，并且将一个振荡电路中生成的时钟共同地供给到各自附接于所述插槽的半导体器件；
其中在所述第一操作中，并行地将测试程序写入到所述半导体器件；以及
其中在所述第三操作中，将故障/非故障确定的结果在测试器和一个半导体器件之间顺序地输出。
16. 根据权利要求15所述的半导体器件的测试方法，
其中所述用于用户调试的接口电路为遵循JTAG标准的接口电路，以及
其中在所述第一操作中输入测试程序时以及在所述第三操作中输出故障/非故障确定的结果时使用的时钟不同于所述第二操作中的时钟信号并且频率降低。
17. 根据权利要求16所述的半导体器件的测试方法，
其中将所述第一半导体芯片和第二半导体芯片的对应端子耦合在一起的公共衬底的内部布线不与通过封装而一体化配置的半导体器件的外部端子耦合。
18. 根据权利要求17所述的半导体器件的测试方法，
其中所述第一半导体芯片为动态RAM；以及
其中所述第二半导体芯片为微计算机，该微计算机具有可以与所述动态RAM直接耦合的接口电路。
19. 根据权利要求12所述的半导体器件的测试方法，
其中所述第一半导体器件包括具有第一存储器电路的第一半导体芯片和第一安装衬底，在所述第一安装衬底之上安装所述第一半导体芯片并且所述第一安装衬底的外部端子包括焊料球，
其中所述第二半导体器件包括：第二半导体芯片，其具有第二存储电路、信号处理电路、接口电路和用于用户调试的接口电路；耦合电极，其上表面安装所述第一半导体芯片并且其对应于所述第一半导体器件的焊料球；和第二安装衬底，其具有内部布线作为用于将所述接口电路的对应电极通过所述耦合电极耦合在一起的耦合装置，以及
其中通过将所述第一半导体器件的焊料球与所述第二半导体器件的对应耦合电极耦合来一体化地组装一个半导体器件。
20. 根据权利要求19所述的半导体器件的测试方法，
其中所述第二半导体芯片包括自诊断电路，以及
其中所述第一操作包括：
第一步骤，使所述第二半导体芯片处于复位保持状态，并将能够启动测试程序的输入的程序从所述测试器写入到所述自诊断电路中设置的存储器电路；以及
第二步骤，根据所述程序将所述测试程序写入到所述第二存储器电路。
21. 根据权利要求20所述的半导体器件的测试方法，
其中所述测试板具有其中可以安装多个所述半导体器件的多个插槽，并且将在一个振荡电路中生成的时钟共同地供给到各自附接于所述插槽的所述半导体器件，
其中在所述第一操作中，并行地将测试程序写入到所述半导体器件，以及
其中在所述第三操作中，将故障/非故障确定的结果在测试器和一个半导体器件之间顺序地输出。
22. 根据权利要求21所述的半导体器件的测试方法，
其中所述用于用户调试的接口电路为遵循JTAG标准的接口电路，以及
其中当在所述第一操作中输入测试程序时和当在所述第三操作中输出故障/非故障确定的结果时使用的时钟不同于所述第二操作中的时钟信号并且频率降低。
23. 根据权利要求22所述的半导体器件的测试方法，
其中将所述第一半导体芯片和第二半导体芯片的对应端子耦合在一起的所述第二安装衬底的内部布线不与一体化配置的半导体器件的外部端子耦合。
24. 一种半导体器件，通过将第一半导体器件和第二半导体器件的对应端子耦合在一起而一体化地配置，
其中所述第一半导体器件包括第一存储器电路，
其中所述第二半导体器件包括第二存储器电路、根据程序执行信号处理操作的信号处理电路、可以与所述第一存储器电路耦合的接口电路和用于用户调试的接口电路，
其中使用所述用于用户调试的接口电路，可以将用于所述第一存储器电路的存储器测试程序存储在所述第二存储器电路中，以及
其中不设置直接访问所述第一半导体器件的第一存储器电路的外部端子。
25. 根据权利要求24所述的半导体器件，
其中所述第一半导体器件为第一半导体芯片，
其中所述第二半导体器件为第二半导体芯片，以及
其中所述第一半导体芯片和第二半导体芯片安装在公共衬底之上并一体化地封装，所述公共衬底具有将对应端子耦合在一起的内部布线。
26. 根据权利要求25所述的半导体器件，
其中所述用于用户调试的接口电路为遵循JTAG标准的接口电路。
27. 根据权利要求24所述的半导体器件，
其中所述第一半导体器件包括具有所述第一存储器电路的第一半导体芯片和第一安装衬底，在所述第一安装衬底之上安装所述第一半导体芯片并且所述第一安装衬底的外部端子包括焊料球，
其中所述第二半导体器件包括：第二半导体芯片，其具有所述第二存储电路、信号处理电路、接口电路和用于用户调试的接口电路；耦合电极，其上表面安装所述第一半导体芯片并且其对应于所述第一半导体芯片的焊料球；和第二安装衬底，其具有内部布线作为用于将接口电路的对应电极通过所述耦合电极耦合在一起的耦合装置，以及
其中通过将所述第一半导体器件的焊料球与所述第二半导体器件的对应耦合电极相耦合来一体化地组装一个半导体器件。
28. 根据权利要求27所述的半导体器件，
其中所述用于用户调试的接口电路为遵循JTAG标准的接口电路。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5127737B2 (ja) 2009-02-04 2013-01-23 株式会社東芝 半導体装置
JP5565024B2 (ja) * 2010-03-25 2014-08-06 株式会社デンソー システムインパッケージ
JP5218999B2 (ja) * 2010-12-03 2013-06-26 Ｎｅｃアクセステクニカ株式会社 半導体試験システム及び半導体装置の試験方法
KR101903520B1 (ko) * 2012-01-06 2018-10-04 에스케이하이닉스 주식회사 반도체 장치
JP5986474B2 (ja) * 2012-09-28 2016-09-06 株式会社東芝 メモリ故障診断装置、メモリ故障診断方法
CN102982647B (zh) * 2012-12-06 2016-03-30 无锡华润矽科微电子有限公司 一种感烟报警装置的控制芯片设计的布线方法
CN104979017B (zh) * 2014-04-03 2020-10-27 皇虎科技(加拿大)有限公司 用于测试及组装存储器模块的系统及方法
KR20160091508A (ko) 2015-01-23 2016-08-03 에스케이하이닉스 주식회사 테스트 모드 회로 및 이를 포함하는 반도체 장치
WO2017136305A1 (en) * 2016-02-01 2017-08-10 Octavo Systems Llc Systems and methods for manufacturing electronic devices
JP2018041217A (ja) * 2016-09-06 2018-03-15 東京エレクトロン株式会社 異常検知方法及び半導体製造装置
US10163763B1 (en) * 2017-06-23 2018-12-25 Infineon Technologies Ag Integrated circuit package with multi-die communication
CN109147860B (zh) * 2017-06-27 2020-11-17 华邦电子股份有限公司 存储器存储装置及其测试方法
KR20190087893A (ko) 2018-01-17 2019-07-25 삼성전자주식회사 클럭을 공유하는 반도체 패키지 및 전자 시스템
KR102577602B1 (ko) * 2018-03-13 2023-09-12 삼성전자주식회사 메모리 장치용 테스트 챔버, 이를 갖는 메모리 장치용 테스트 시스템 및 이를 이용한 메모리 장치의 테스트 방법
CN109087684B (zh) * 2018-10-16 2023-09-12 长鑫存储技术有限公司 数据通道老化电路、存储器及其老化方法
TWI827809B (zh) * 2019-04-04 2024-01-01 丹麥商卡普雷斯股份有限公司 測量測試樣本之電性的方法，以及多層測試樣本
JP7324155B2 (ja) * 2020-01-27 2023-08-09 ルネサスエレクトロニクス株式会社 半導体装置
TWI800008B (zh) * 2021-09-24 2023-04-21 英業達股份有限公司 測試非揮發性記憶體儲存裝置背板之系統及方法
KR102687987B1 (ko) * 2022-01-11 2024-07-25 에스케이엔펄스 주식회사 전자부품 테스트용 테스트보드

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004235352A (ja) * 2003-01-29 2004-08-19 Sharp Corp 半導体装置
JP2006038678A (ja) * 2004-07-28 2006-02-09 Seiko Epson Corp バーインテストシステム、バーインテスト方法
JP2007123454A (ja) * 2005-10-27 2007-05-17 Renesas Technology Corp 半導体装置及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06186302A (ja) * 1992-12-18 1994-07-08 Nippon Steel Corp 半導体装置
JPH06338200A (ja) * 1993-05-25 1994-12-06 Hitachi Ltd 半導体記憶装置の電気的特性検査方法および装置
JP3619523B2 (ja) * 1996-12-04 2005-02-09 株式会社ルネサステクノロジ 半導体装置
JP2001035200A (ja) * 1999-07-19 2001-02-09 Mitsubishi Electric Corp 集積回路
JP3813772B2 (ja) * 1999-09-27 2006-08-23 株式会社ルネサステクノロジ 半導体装置の製造方法
TW518701B (en) * 2000-04-19 2003-01-21 Samsung Electronics Co Ltd Interface board and method for testing semiconductor integrated circuit device by using the interface board
JP4339534B2 (ja) * 2001-09-05 2009-10-07 富士通マイクロエレクトロニクス株式会社 メモリチップとロジックチップとを搭載し，メモリチップの試験を可能にした半導体装置
JP2004295943A (ja) * 2003-03-25 2004-10-21 Fujitsu Ltd マルチチップモジュールのメモリ試験方法
JP2005209239A (ja) * 2004-01-20 2005-08-04 Nec Electronics Corp 半導体集積回路装置
JP4686350B2 (ja) * 2005-12-09 2011-05-25 株式会社東芝 不揮発性半導体記憶装置及びその自己テスト方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004235352A (ja) * 2003-01-29 2004-08-19 Sharp Corp 半導体装置
JP2006038678A (ja) * 2004-07-28 2006-02-09 Seiko Epson Corp バーインテストシステム、バーインテスト方法
JP2007123454A (ja) * 2005-10-27 2007-05-17 Renesas Technology Corp 半導体装置及びその製造方法

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Publication number Publication date
KR101489509B1 (ko) 2015-02-03
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