KR20080107305A - 반도체 장치와 반도체 장치의 제조 방법 및 테스트 방법 - Google Patents

반도체 장치와 반도체 장치의 제조 방법 및 테스트 방법 Download PDF

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KR20080107305A
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다스께 다나까
아끼라 세이또
요시아끼 나까지마
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

소형화를 도모한 SiP 또는 PoP를 향한 반도체 장치 및 그 제조 방법과 시스템의 간소화 및 효율화를 실현한 SiP 또는 PoP에 적합한 테스트 방법을 제공한다. 양품으로 된 제1 메모리 회로를 갖는 제1 반도체 장치와, 양품으로 된 제2 메모리 회로와, 프로그램에 따른 신호 처리를 행하는 신호 처리 회로를 포함하는 제2 반도체 장치를 선별하여, 일체적인 반도체 장치로서 조립한다. 시험용 기판 상에서, 상기 반도체 장치의 실제 동작에 상당한 클럭 신호를 공급하고, 테스트 장치로부터 상기 제2 반도체 장치의 제2 메모리 회로에 상기 제1 메모리 회로의 동작 시험을 행하는 테스트 프로그램을 기입한다. 상기 신호 처리 회로에서, 상기 클럭 신호에 대응하여 상기 기입된 테스트 프로그램에 따라서 상기 제1 메모리 회로의 동작 시험을 행한다. 이 동작 시험의 양부 판정 결과를 상기 테스트 장치에 출력시킨다.
반도체 장치, SiP, PoP, 양품 선별, 메모리 회로, 반도체 칩, 테스트 시스템

Description

반도체 장치와 반도체 장치의 제조 방법 및 테스트 방법{A SEMICONDUCTOR DEVICE, A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A TESTING METHOD OF THE SAME}
본 발명은, 반도체 장치와 반도체 장치의 제조 방법 및 테스트 방법에 관한 것으로, 특히 마이크로컴퓨터와 같은 반도체 칩과, 다이내믹형 RAM(랜덤 액세스 메모리)과 같은 반도체 칩이 1개의 패키지에 탑재된 멀티 칩 구성, 시스템 인 패키지 구조 또는 복수의 반도체 패키지를 다단으로 적층한 것에 이용하기에 유효한 기술에 관한 것이다.
반도체 기술의 진보는, 마이크로컴퓨터용 칩, DRAM 칩과 같은 전자 시스템을 구성하기 위한 복수의 반도체 칩을 전체로서 1개의 패키지 형태의 반도체 장치로서 구성하고자 하는 기술의 방향성을 산출하고 있다. 마이크로컴퓨터용 칩과 다이내믹형 RAM(DRAM)과 같이 서로 밀접하게 관련하는 반도체 칩의 조합을 선택할 때에는 1개의 시스템을 패키지 내에 탑재할 수 있어, 소위 SiP(System in Package)를 실현할 수 있다. 멀티 칩 구성의 반도체 장치의 예로서는, 일본 특허 공개 제2004-235352호 공보가 있다. 한편, 내장 ICE(인서킷 에뮬레이터) 모듈을 마이크로컴퓨 터용 칩의 번인(burn-in) 테스트 시스템, 번인 테스트 방법에 이용한 것으로서, 일본 특허 공개 제2006-038678호 공보가 있다.
상기 SiP와는 상이한 형태의 반도체 패키지로서, 일본 특허 공개 제2007-123454호 공보에 기재된 패키지 온 패키지(Package On Package : PoP)가 있다. PoP는, 복수의 칩을 1매의 배선 기판 상에 탑재하는 상기 SiP와는 달리, 예를 들면 마이크로컴퓨터 칩을 탑재한 배선 기판으로 이루어지는 패키지와, 메모리 칩을 탑재한 배선 기판으로 이루어지는 패키지를 준비하고, 이들을 서로 겹치게 하여 칩끼리를 접속함으로써 시스템을 구성하는 적층 패키지이다.
[특허 문헌 1] 일본 특허 공개 제2004-235352호 공보
[특허 문헌 2] 일본 특허 공개 제2006-038678호 공보
[특허 문헌 3] 일본 특허 공개 제2007-123454호 공보
상기 SiP와 같은 반도체 장치에서는, 양품 칩을 선별하여 조립된 SiP에서도, 출하 전에 마이크로컴퓨터 칩 및 DRAM이 각각 올바르게 기능하는지의 시험을 행하는 것이 필요하다. DRAM은, 반도체 기술의 진전에 의해 1칩이라도 예를 들면 256M 비트와 같은 큰 기억 용량을 갖게 된다. 본원 발명자들에서는, 이와 같이 큰 기억 용량을 갖는 메모리 회로의 시험을 용이하게 행하도록 하기 위해, 도 23에 도시한 바와 같이 SiP에 메모리 회로의 어드레스 단자 AD, 컨트롤 단자 CN, 데이터 단자 DT에 접속된 시험용 외부 단자를 설치하고, 테스트 기판 상에 설치된 어드레스 버 스, 컨트롤 신호 및 데이터 버스에 복수의 피테스트 디바이스 SiP1∼SiPn을 접속하고, 테스트 장치로부터 직접적으로 개개의 피테스트 디바이스 SiP1∼SiPn의 메모리 회로의 테스트를 행하는 것을 검토하였다.
그러나, 상기 메모리 회로로서 더블 데이터 레이트 싱크로너스 DRAM(Double Data Rate-Synchronous Dynamic Random Access Memory ; 이하, DDR-SDRAM이라고 함)과 같은 고속 메모리 회로에서는, 고가의 고속 테스트 장치를 이용하는 것이 필요하게 된다. 따라서, 본원 발명자들에서는, 이와 같은 고속 메모리 회로를 구비한 SiP에 적합하게, 도 24에 도시한 바와 같은 테스트 시스템을 검토하였다. 테스트 기판에 피테스트 디바이스 SiP1∼SiPn에 대응하여 FPGA(필드 프로그래머블 게이트 어레이)로 구성된 주변 회로 및 테스트 프로그램이 저장된 플래시 메모리 FLH가 설치된다. 상기 주변 회로는 테스트 기판 상에서, 플래시 메모리 FLH로부터 테스트 프로그램을 취출하고, 개개의 피테스트 디바이스 SiP1∼SiPn을 실제 동작 주파수에서 테스트하고, 테스트 장치에는 판정 결과를 송출한다. 그러나, 이 구성에서는 테스트 기판에 FPGA로 구성된 상기 주변 회로를 탑재하기 때문에, 테스트 기판의 가격이 높아져, 테스트 기판 상에 탑재 가능한 피테스트 디바이스의 수도 제한되므로 테스트 효율도 나빠진다. 이것은, PoP 구조의 반도체 장치에서도 마찬가지이다.
본 발명의 목적은, 소형화를 도모한 SiP 또는 PoP를 향한 반도체 장치 및 그 제조 방법을 제공하는 데에 있다. 본 발명의 다른 목적은, 시스템의 간소화 및 효율화를 실현한 SiP 또는 PoP에 바람직한 테스트 방법을 제공하는 데에 있다. 본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본원에서 개시되는 반도체 장치의 제조 방법으로서의 실시예의 1개는 하기와 같다. 제1 메모리 회로를 갖는 제1 반도체 장치를 형성한다. 상기 제1 반도체 장치의 전기적 시험을 행하여 양품을 선별한다. 프로그램에 따른 신호 처리를 행하는 신호 처리 회로와 제2 메모리 회로를 갖는 제2 반도체 장치를 형성한다. 상기 제2 반도체 장치의 상기 신호 처리 회로 및 제2 메모리 회로의 전기적 시험을 행하여 양품을 선별한다. 상기 선별된 상기 제1 반도체 장치와 상기 제2 반도체 장치를 일체적으로 구성하고, 각각의 대응하는 단자끼리를 접속한다. 상기 일체적으로 구성된 상기 반도체 장치를 시험용 기판에 탑재하여 전기적으로 시험하여 상기 반도체 장치의 양부 판정한다. 상기 반도체의 양부 판정에서, 상기 시험용 기판에는, 상기 반도체 장치의 실제 동작에 상당한 클럭 신호를 상기 복수의 반도체 장치에 공통으로 공급하는 발진 회로가 설치된다. 제1 동작에서, 테스트 장치로부터 상기 제2 반도체 장치의 제2 메모리 회로에 상기 제1 반도체 장치의 제1 메모리 회로의 동작 시험을 행하는 테스트 프로그램을 기입한다. 제2 동작에서, 상기 제2 반도체 장치의 상기 신호 처리 회로에 의해, 상기 클럭 신호에 대응하여 상기 제2 메모리 회로에 기입된 테스트 프로그램에 따라서 상기 제1 반도체 장치의 제1 메모리 회로의 동작 시험을 행한다. 제3 동작에서 상기 제2 동작에서의 양부 판정 결과를 상기 테스트 장치에 출력시키는 제3 동작을 갖는다.
본원에서 개시되는 반도체 장치의 테스트 방법으로서의 실시예의 1개는 하기와 같다. 반도체 장치는, 제1 반도체 장치 및 제2 반도체 장치가 일체적으로 구성되고, 대응하는 단자끼리를 서로 접속하는 접속 수단을 갖는다. 상기 제1 반도체 장치는, 제1 메모리 회로를 갖고, 상기 제2 반도체 장치는, 제2 메모리 회로, 프로그램에 따른 신호 처리 동작을 행하는 신호 처리 회로, 상기 제1 메모리 회로와의 접속이 가능한 인터페이스 회로 및 유저 디버그용 인터페이스 회로를 갖는다. 시험용 기판에 상기 반도체 장치의 실제 동작에 상당하는 클럭 신호를 형성하는 발진 회로를 설치하고, 상기 반도체 장치를 탑재하여 상기 클럭 신호를 공급한다. 제1 동작에서는, 테스트 장치로부터 상기 제2 반도체 장치의 제2 메모리 회로에 상기 유저 디버그용 인터페이스 회로를 통하여 상기 제1 메모리 회로의 동작 시험을 행하는 테스트 프로그램을 기입한다. 제2 동작에서는, 상기 신호 처리 회로에 의해 상기 클럭 신호에 대응하여 상기 기입된 테스트 프로그램에 따라서 상기 제1 메모리 회로의 동작 시험을 행한다. 제3 동작에서는, 상기 제2 동작에서의 양부 판정 결과를 상기 테스트 장치에 출력시킨다.
본원에서 개시되는 반도체 장치의 실시예의 1개는 하기와 같다. 반도체 장치는, 제1 반도체 장치 및 제2 반도체 장치의 대응하는 단자끼리가 서로 접속되어 일체적으로 구성된다. 상기 제1 반도체 장치는, 제1 메모리 회로를 갖고, 상기 제2 반도체 장치는, 제2 메모리 회로, 프로그램에 따른 신호 처리 동작을 행하는 신호 처리 회로, 상기 제1 메모리 회로와의 접속이 가능한 인터페이스 회로 및 유저 디버그용 인터페이스 회로를 갖는다. 상기 유저 디버그용 인터페이스 회로를 이용 하여 상기 제2 메모리 회로에 상기 제1 메모리 회로의 메모리 테스트 프로그램의 저장이 가능하게 되고, 외부 단자는, 상기 제1 반도체 장치의 제1 메모리 회로를 직접적으로 액세스하는 외부 단자를 갖지 않는다.
마이크로컴퓨터 칩이 내장 메모리 회로에 기입된 프로그램에 따라서 메모리 칩의 테스트를 행하므로, 시험용 외부 단자가 불필요해져, SiP 또는 PoP를 향한 반도체 장치의 소형화와, 테스트 시스템의 간소화 및 효율화를 실현할 수 있다.
도 1에는, 본 발명에 따른 반도체 장치의 제조 방법의 일 실시예를 설명하기 위한 개략 공정도가 도시되어 있다. 공정 (1)에서는, 반도체 웨이퍼 상에 복수의 CPU 칩을 형성한다. 이와 같이 CPU 칩이 반도체 웨이퍼 상에 형성된 시점에서, 테스터에 의해 프로빙 시험 (1)이 행해진다. 상기 CPU 칩은, 후술하는 바와 같은 메모리 회로 및 자기 진단 등에 이용되는 유저 디버그용 인터페이스 회로를 갖고 있다.
공정 (2)에서는, 상기와 마찬가지로 반도체 웨이퍼 상에 복수의 메모리 칩을 형성한다. 이 메모리 칩은, 예를 들면 DDR-SDRAM과 같은 대기억 용량으로 고속 동작을 행하는 것으로 된다. 이와 같이 메모리 칩이 반도체 웨이퍼 상에 형성된 시점에서, 테스터에 의해 프로빙 시험 (2)가 행해진다.
공정 (3)에서는, 상기 CPU 칩이 형성된 반도체 웨이퍼의 다이싱 (1)이 행해지고, 상기 프로브 시험 (1)에서 양품으로 된 CPU 칩이 선별된다.
공정 (4)에서는, 상기 메모리 칩이 형성된 반도체 웨이퍼의 다이싱 (2)가 행해지고, 상기 프로브 시험 (1)에서 양품으로 된 메모리 칩이 선별된다.
공정 (5)에서는, 상기 공정 (3)에서 양품으로 된 CPU 칩과 상기 공정 (4)에서 양품으로 된 메모리 칩이 1개의 탑재 기판에 탑재되고, 상기 탑재 기판에 형성된 내부 배선에 의해 서로 접속됨과 함께 외부 단자에 접속된다. 그리고, 1개의 몰드 등에 의해 칩 등이 수지 밀봉되어 외관상 1개의 반도체 장치로서 조립된다.
공정 (6)에서는, 상기 조립된 SiP의 선별 시험이 행해진다. 필요에 따라서 번인도 동시에 행해진다. 이 선별 시험에서 이용되는 테스트 기판에는, 클럭 생성 회로 CKG가 탑재되어 있고, 테스트용 소켓에 장착된 피테스트 디바이스인 상기 SiP 구성의 반도체 장치(PKG)에, 실제 동작에 상당하는 고속 클럭 신호를 공급한다. 테스터는, 상기 테스트 기판에 탑재된 복수의 피테스트 디바이스 PKG에 대해, 상기 유저 디버그용 인터페이스 회로를 통하여 CPU 칩을 액세스하여, 내장하는 메모리 회로에 상기 메모리 칩의 시험 프로그램을 기입한다. 이 후, 상기 CPU 칩을 기동하여, 상기 내장 메모리에 저장된 프로그램에 따라서 메모리 칩을 액세스하여 양부 판정 결과를 얻고, 그것을 테스터에 전송한다. CPU 칩 자신의 시험도, 상기 유저 디버그용 인터페이스 회로를 통하여 ICE(인서킷 에뮬레이터) 모듈을 액세스하고, CPU 및 상기 내장 메모리 회로를 포함한 주변 회로의 테스트가 행해진다. 이 테스트 결과로부터 CPU 칩 및 메모리 칩이 양품으로 된 SiP를 출하한다.
본 실시예의 선별 시험에서는, 상기 SiP가 실제 동작하는 상태와 완전히 동일하게, CPU 칩이 메모리 칩을 상기 클럭 신호에 대응하여 메모리 셀에의 기입/읽 어내기를 반복하여 메모리 시험을 행하는 것이다. 이 시험을 위한 프로그램의 입력은, 상기한 바와 같이 테스터로부터 테스트 기판 상에 탑재된 복수의 SiP에 동시에 행해지고, 게다가 상기 테스트 기판 상에 탑재된 복수의 SiP에서는, 각각의 입력된 프로그램에 따라서 동시 병행적으로 메모리 칩의 시험을 행하므로, 상기한 바와 같은 메모리 회로가 대기억 용량을 갖는 것이라도 단시간에 게다가 일제히 종료시킬 수 있다.
도 2에는, 본 발명에 따른 SiP의 일 실시예의 설명도가 도시되어 있다. 도 2의 (A)에는, 개략 단면이 도시되고, 도 2의 (B)에는 상면이 도시되어 있다. 탑재 기판(1) 상에 상기와 같은 마이크로컴퓨터 칩(2)과, 상기 DDR-SDRAM 칩(3)이 탑재되어 있다. 탑재 기판(1)의 표면측에는 마이크로컴퓨터 칩(2)과, DDR-SDRAM이 탑재되고, 각각이 본딩 와이어(4)에 의해 탑재 기판의 상면에 설치된 배선 패턴과 접속된다. 상기 마이크로컴퓨터 칩(2)과 DDR-SDRAM 칩(3)은, 소위 베어 칩으로 구성되며 탑재 기판 상에 다이 본딩된다.
상기 마이크로컴퓨터 칩(2)은, 탑재 기판(1)에 면 부착 가능한 복수의 범프 전극을 갖도록 되어도 된다. 예를 들면, 필요에 따라서 에리어 어레이 패드라고 칭해지는 기술, 즉 소자 및 배선이 완성된 반도체 칩의 회로 형성면 상에 폴리이미드 수지로 이루어지는 절연막을 개재하여 패드 전극(본딩 패드)의 재배치를 가능하게 하는 배선을 형성하고, 이러한 배선에 패드 전극(범프 접속용 랜드 전극)을 형성하는 기술에 의해 구성되어도 된다. 상기 에리어 어레이 패드 기술에 의해, 마이크로컴퓨터 칩(2)에서의 외부 단자로서의 수십㎛ 또는 수백㎛ 피치와 같은 비교 적 작은 피치로 배열된 패드 전극은, 0.1㎜∼0.2㎜와 같은 직경으로 되고, 또한 400㎛∼600㎛ 피치와 같은 비교적 큰 피치의 펌프 전극 배열로 변환된다.
상기 탑재 기판(1)은, 글래스 에폭시 혹은 글래스로 이루어지는 절연 기판과, 이러한 절연 기판 상에 형성된 다층 배선 구성으로 이루어지는 비교적 미세한 내부 배선과, 상기 와이어 본딩되기 위한 전극이 형성된다. 상기 탑재 기판(1)의 마이크로컴퓨터 칩(2) 및 DDR-SDRAM 칩이 탑재되는 주면측은, 본딩 와이어(4)를 포함하여 밀봉체(5)에 의해 밀봉되어 있다. 상기 탑재 기판(1)의 이면측에는, 외부 단자로서의 땜납 볼(6)이 설치된다.
도 3에는, 본 발명에 따른 SiP의 일 실시예의 내부 블록도가 도시되어 있다. 도 3에서는, 상기 선별 시험에 관련하는 부분을 중심으로 하여 도시되어 있다. 본 실시예의 반도체 장치(SiP)(1)는, 마이크로컴퓨터 칩(2)과, 메모리 칩(3)으로 구성된다. 마이크로컴퓨터 칩(2)은, CPU(중앙 처리 장치) 외에, ICE(인서킷 에뮬레이터 : 자기 진단 회로) 모듈을 내장하고 있다. 이 ICE 모듈은, 특별히 제한되지 않지만, JTAG 준거의 인터페이스 회로를 갖고, 외부 단자 JTAG에 접속된다. 또한, 상기 마이크로컴퓨터 칩(2)에는, 스태틱형 RAM과 같은 내장 메모리 및 주변 회로 외에, 전메모리 칩(3)에 대응한 메모리 인터페이스 회로 MIF가 설치되고, 이 메모리 인터페이스 회로 MIF를 통하여 상기 메모리 칩(3)과 직접 접속된다.
상기 메모리 칩(3)은, 특별히 제한되지 않지만, 고속으로 대기억 용량의 DDR-SDRAM으로 구성된다. 입출력 단자 I/O는, 메모리 칩(3)을 단독으로 테스트하기 위해 설치된 외부 단자이다. 이 외부 단자 I/O는, 상기한 바와 같이 본원 발명 에 따른 선별 시험 그 자체에는 필요로 하지 않지만, 예를 들면 메모리 칩을 액세스하여 선별 시험 전의 번인을 효율적으로 행하기 위한 입력 단자로서 이용할 수는 있다.
도 4에는, 본 발명에 따른 SiP의 일 실시예의 내부 블록도가 도시되어 있다. 도 4에서는, 마이크로컴퓨터 칩(2)과 메모리 칩(3)의 접속 관계를 중심으로 하여 도시되어 있다. 메모리 칩(3)은, DDR-SDRAM이다. 단자 CKE는, 클럭 인에이블 입력이다. 단자 CSB는, 칩 셀렉트 입력이다. 단자 BA[1:0]는, 뱅크 어드레스 입력이다. 단자 A[11:0]는, 어드레스 입력이다. 단자 DQ[31:0]는, 데이터 입출력이다. 단자 RASB는, 로우 어드레스 스트로브 입력이다. 단자 CASB는, 컬럼 어드레스 스트로브 입력이다. 단자 WEB는, 라이트 인에이블 입력이다. 단자 DQS[3:0]는, 데이터 스트로브 입출력이다. DQM[3:0]은, DQ 라이트 마스크 인에이블 입력이다. 단자 CLK와 CLKB는, 클럭 입력이다.
마이크로컴퓨터 칩(2)에서는, 상기한 바와 같은 DDR-SDRAM의 입력 단자, 입출력 단자에 각각 직접 접속되는 각 출력 단자 DDRCKE, DDRCS_N, DDRBA[1:0], DDRA[11:0], DDRRAS_N, DDRCAS_N, DDRWE_N, DDRRDM[3:0], DDRCK, DDRCK_N을 갖고, 각 입출력 단자 DDRD[31:0], DDRDQS[3:0]를 갖고 있다. 도 4에서, 메모리 칩(3)에서, CSB와 같이 단자명의 마지막으로 B를 붙인 것은, 로우 레벨을 액티브 레벨이라고 하는 바 신호인 것을 나타내고 있다. 이에 대응하여, 마이크로컴퓨터 칩(2)에서, DDRCS_N과 같이 _N을 붙인 것은, 로우 레벨이 액티브 레벨인 네가티브 신호인 것을 나타내고 있다.
본 실시예에서는, SiP와 같은 반도체 장치(1)에서, 상기 마이크로컴퓨터 칩(2)과 메모리 칩(3) 사이를 접속하는 배선에 접속되는 테스트용 단자가 설치된다. 이 테스트용 단자를 이용함으로써, 예를 들면 메모리 칩에 대해 직접적으로 액세스할 수 있다. 마이크로컴퓨터 칩(2)은, 마이크로컴퓨터 칩(2)의 유저 디버그용 인터페이스 회로에 접속되는 단자 JTAG가 설치된다.
도 5에는, 도 4에 도시한 반도체 장치의 선별 시험을 설명하기 위한 일 실시예의 블록도가 도시되어 있다. 테스트 기판에는, 클럭 생성 회로 CKG가 설치되어 있고, 피테스트 디바이스인 SiP1∼SiPn의 실제 동작에 대응한 클럭 신호가 공급된다. 테스트 기판 상에서, 피테스트 디바이스 SiP1∼SiPn은, 상기 테스트용 단자(어드레스 AD, 컨트롤 CN 단자 및 데이터 단자 DT)가 상기 테스트 장치와는 접속되지 않고, JTAG 단자가 공통으로 테스트 장치와 접속된다.
특별히 제한되지 않지만, 번인을 행할 때에는, 실제의 동작 전압보다도 높은 동작 전압을 공급하고, 고온 분위기 속에서 테스트용 단자 어드레스 AD, 컨트롤 CN 단자 및 데이터 단자 DT를 이용하여, 상기 테스트 장치로부터 실제 동작에 비해 낮은 주파수에 의해 메모리 액세스함으로써, 초기 불량을 명확히 밝혀내도록 하여도 된다. 또한, 상기 테스트용 단자는, 메모리 칩(14)과 CPU 칩(12) 사이의 접속을 확인하는 직류적인 시험을 행하는 점에서 편리하다.
도 6에는, 본 발명에 따른 SiP의 다른 일 실시예의 내부 블록도가 도시되어 있다. 도 6에서는, 마이크로컴퓨터 칩(2)과 메모리 칩(3)의 접속 관계를 중심으로 하여 도시되어 있다. 본 실시예에서는, 상기 도 4와 같이 메모리 칩(3)에 접속되 는 테스트용 단자가 생략된다. 즉, 메모리 칩(3)의 단자 CKE, 단자 CSB, 단자 BA[1:0], 단자 A[11:0], DQ[31:0], 단자 RASB, 단자 CASB, 단자 WEB, 단자 DQS[3:0], DQM[3:0] 및 CLK와 CLKB는, 마이크로컴퓨터 칩(2)의 각 단자 DDRCKE, DDRCS_N, DDRBA[1:0], DDRA[11:0], DDRD[31:0], DDRRAS_N, DDRCAS_N, DDRWE_N, DDRDQS[3:0], DDRRDM[3:0], DDRCK, DDRCK_N과 각각 서로 접속되는 것뿐이다.
도 7에는, 상기 도 6에 도시한 반도체 장치의 선별 시험을 설명하기 위한 일 실시예의 블록도가 도시되어 있다. 테스트 기판에는, 상기와 마찬가지로 클럭 생성 회로 CKG가 설치되어 있고, 피테스트 디바이스인 SiP1∼SiPn의 실제 동작에 대응한 클럭 신호가 공급된다. 테스트 기판 상에서, 피테스트 디바이스 SiP1∼SiPn은, JTAG 단자가 공통으로 테스트 장치와 접속된다.
본 실시예에서는, 상기한 바와 같이 메모리 칩(3)의 선별 시험이, 상기 JTAG를 이용하여 행하고, 메모리 칩(3)에는 메모리 테스트용 단자가 불필요하므로 생략된다. 상기 JTAG를 이용한 마이크로컴퓨터 칩(2)에 의한 메모리 칩(3)의 선별 시험 공정을 포함하는 SiP의 제조 방법을 채용함으로써, 그에 의해 제조되는 SiP에서는, 예를 들면 외부 단자를 약 60개나 대폭 삭감할 수 있다. 이와 같은 외부 단자의 삭감에 의해, 반도체 장치(SiP)(1)에서는, 패키지의 소형화가 가능하게 된다. 또한, 마이크로컴퓨터 칩(2)과 메모리 칩(3) 사이를 접속하는 배선과 교차하는 메모리용 단자를 향하는 배선이 불필요하게 되므로, 그 만큼의 배선층을 줄일 수 있다. 따라서, SiP의 탑재 기판으로서, 배선층이 적은 염가의 것을 이용할 수도 있고, 상기 마이크로컴퓨터 칩(2)과 메모리 칩(3) 사이의 기생 용량도 대폭 저감할 수 있다. 이와 같은 기생 용량의 저감은, 그것을 차지/디스차지하는 마이크로컴퓨터 칩(2), 메모리 칩(3)의 출력 회로에서의 전류가 작아지므로 동작의 고속화나 저소비 전력화를 도모할 수 있다.
상기 마이크로컴퓨터 칩(2)은, 본원 출원인으로부터 판매되고 있는 SH 시리즈의 마이크로컴퓨터 칩과 같이, HUDI(하이 퍼포먼스 유저 디버그 인터페이스)라고 불리고 있는 유저 디버그용 인터페이스 회로를 갖고 있다. 이 HUDI는, JTAG 준거의 소수 핀으로 내부 메모리를 포함하는 레지스터의 읽기 쓰기를 할 수 있는 것이다. 이와 같은 유저 디버그용 인터페이스 회로를 이용하여, 마이크로컴퓨터 칩(2)의 내부 메모리에, 상기 메모리 칩(3)의 메모리 테스트 프로그램을 저장시키고, 이러한 메모리 테스트 프로그램을 마이크로컴퓨터 칩(2)의 CPU가 실행함으로써, 메모리 칩의 선별 시험이 행해진다. 물론, 유저 디버그용 인터페이스 회로는, 본래의 기능인 마이크로컴퓨터 칩(2)의 내부 시험을 행하기 위해 이용된다.
상기 마이크로컴퓨터 칩(2)의 내부 메모리에의 메모리 테스트 프로그램을 기입하고, 실행하는 수순의 개략은, 이하와 같다. (1) CPU를 「리세트 홀드」상태로 한다. (2) ASERAM에 데이터를 기입한다. (3) 「HUDI 부트」를 실행한다. (4) 내부 RAM에 메모리 테스트 프로그램 기입한다. (5) 메모리 테스트 프로그램이 정상으로 기입된 것을 확인한다. (6) 메모리 테스트 프로그램을 기동한다. (7) 메모리 테스트 종료를 대기하여 결과를 확인한다.
메모리 테스트 프로그램을 실행하기 위해서는, 메모리 테스트 프로그램을 마이크로컴퓨터 칩(2)의 내부 메모리에 기입해 둘 필요가 있다. 메모리 테스트 프로 그램의 용량을 고려하여, 메모리 테스트 프로그램은 마이크로컴퓨터 칩(2)의 내부 RAM(예를 들면, 스태틱형 랜덤 액세스 메모리)에 기입하도록 한다. 예를 들면, 상기 SH 마이크로컴퓨터 칩에서는, 상기 HUDI를 사용한 내부 RAM에의 기입에는 「HUDI 기입 명령」 또는 「ASERAM 기입 명령」이 있다.
「ASERAM 기입 명령」은 ASERAM 전용의 기입 명령이다. 내부 RAM에의 기입에는 「HUDI 기입 명령」을 사용할 수 있지만, 이 명령은 CPU가 동작하고 있는 상태가 아니면 사용할 수 없다. CPU를 동작 상태로 하기 위해서는, CPU를 리세트하여 스타트하면 되지만, 어떤 준비도 없이 리세트한 것에서는, CPU가 실행하는 프로그램이 불확정하여, 어떻게 동작할지 알 수 없다. 메모리 테스트 프로그램 기입 중에 CPU가 행업할지도 모르고, 기입한 데이터가 재기입될지도 모른다. 단순히 CPU를 리세트하여 스타트시켜, 「HUDI 기입 명령」에 의해 기입하고, 「HUDI 읽어내기 명령」에 의해 쓰여진 데이터를 확인하면, 기입한 데이터를 읽어낼 수 없는 것이 예측된다. 따라서, 본 실시예에서는, 「리세트 홀드」와 「HUDI 부트」를 이용한다. 「리세트 홀드」는 CPU가 리세트 상태인데도, ASERAM에 프로그램을 기입할 수 있는 상태이며, 「HUDI 부트」는 ASERAM에 기입한 프로그램을 실행하는 수단이다. 「ASERAM 기입 명령」에 의해 ASERAM에 프로그램을 기입하고, 이를 실행 중에 내부 RAM에 메모리 테스트 프로그램을 기입하는 것으로 한다. 「리세트 홀드」상태에서 읽어내어 기입한 데이터를 확인할 수도 있다.
도 8에는, 본 발명에 이용되는 JTAG TAP(테스트 액세스 포트)의 상태 천이도가 도시되어 있다. 도 8에서 화살표 옆의 '0' 또는 '1'은 TMS(테스트 모드) 단자 또는 신호가 '0' 또는 '1'일 때에 상태가 천이하는 것을 도시하고 있다. 일반적으로 TAP 제어 천이도의 설명은 추상적이어서 알기 어렵지만, 명령 레지스터(이하 IR)에 명령을 기입하고, 데이터 레지스터(이하 DR)의 읽기 쓰기를 하는 것뿐이다. 명령 코드도, 읽기 쓰기하는 데이터도 복수 비트 있으므로, 1개의 TDI(테스트 데이터 인) 단자로부터 시프트 스테이트에 의해 시리얼로 데이터를 입력하는 것뿐이다.
스테이트 (1)(Test-Logic-Reset)은, HUDI 리세트이며, TMS 신호를 하이 레벨로 하여 TCK(테스트 클럭) 신호를 5회 발생시킴으로써 이 스테이트 (HUDI 리세트)로 된다. 스테이트 (2)(Run-Test/Idle)는, 통과점이다. 특정한 명령이 존재할 때에만 IC 내의 테스트 로직이 활성화된다. 예를 들면 명령에 의해 셀프 테스트를 액티브로 한 경우, 이 스테이트로 되었을 때에 이 명령이 실행된다. 그 이외일 때에는, 테스트 로직은 아이들 상태로 된다. 스테이트 (3)(Select-DR­Scan)은, DR의 읽기 쓰기이며, 도면 하측(TMS=0)에서 실행, 우측(TMS=1)에서 비실행이다. 스테이트 (8)(Select-IR­Scan)은, IR의 읽기 쓰기이며, 도면 하측(TMS=0)에서 실행, 하측(TMS=1)에서 비실행이며, 상기 스테이트 (1)로 되돌아간다. 스테이트 (4)(Capture-DR)는, 읽어내기 데이터의 취득이다. 스테이트 (9)(Capture-IR)는, 읽어내기 데이터의 취득이다. 스테이트 (5)(Shift-DR)는, 읽어내기, 기입 데이터 세트이다. 스테이트 (10)(Shift-IR)은, 읽어내기, 기입 데이터 세트이다. 스테이트 (6)(Exit-DR)은, 단순한 통과점이다. 스테이트 (11)(Exit-IR)은, 단순한 통과점이다. 스테이트 (7)(Update-DR)은, 세트한 데이터의 기입이다. 스테이트 (12)(Update-IR)는, 세트한 데이터의 기입이다.
도 9에는, 본 발명에 이용되는 JTAG TAP(테스트 액세스 포트)의 일 실시예의 파형도가 도시되어 있다. 도 9에는, 데이터 레지스터를 읽기 쓰기하는 예이다. 레지스터의 읽기 쓰기는, 필요한 길이로 자를 수 있으므로, 이 예에서는 8 비트로 하고 있다. 우선, TMS 신호를 TCK의 5회분 하이 레벨('1')로 하여 TAP를 리세트(상태 R)한다. 그 후 TMS 신호를 TCK의 상승 엣지 시에 '0' - '1' - '0'으로 하여 상기 스테이트 (2)(Run-Test/Idle) - 스테이트 (3)(Select-DR­Scan) - 스테이트 (4)(Capture-DR)와 같이 천이시킨다. 상태는, I-S-C와 같이 약기하여 나타내고 있다. 상기 스테이트 (4)(Capture-DR)에서 데이터를 취득하고, 다음 스테이트 (5)(Shift-DR)에서 취득한 데이터를 TDO(테스트 데이터 아웃) 단자로부터 출력하면서, 기입하는 데이터를 세트한다. 스테이트 (5)(Shift-DR)는, S0∼S7의 8 사이클로 이루어지고, TDI로부터 Di0∼Di7의 데이터가 시리얼로 입력되고, TDO로부터 Do0∼Do7이 출력된다. 이 스테이트 (5)(Shift-DR)의 8 사이클째(S7) 후, TMS 신호를 '1' - '1' - '0'으로 변화시켜 스테이트 (6)(Exit-DR) - 스테이트 (7)(Update-DR) - 스테이트 (2)(Run-Test/Idle)로 천이시킨다. 상태는, E-U-I와 같이 약기하여 나타내고 있다. 이와 같이 1회의 스캔이 끝났을 때에는 스테이트 (2)(Run-Test/Idle)로 되돌려 두면 알기 쉽다. 세트한 데이터는 스테이트 (7)(Update-DR)에서 갱신된다.
상기 「리세트 홀드」란, CPU가 리세트 상태에 있음에도 불구하고 「ASERAM 기입 명령」을 사용하여, ASERAM에 기입을 할 수 있는 상태이다. 천이 방법은, 단자 또는 신호 /RESET 및 /TRST를 로우 레벨로 한다. 제품 칩 모드와 EVA 칩 모드 를 절환하는 핀이 있을 때에는, HUDI 기능을 사용할 때에는 EVA 칩 모드로 해 둔다. 상기한 바와 같이 단자 /RESET 및 /TRST를 일정 기간 로우 레벨로 함으로써 리세트 홀드 상태로 할 수 있다. 이 리세트 기간은 어느 정도의 시간이 필요하다.
도 10에는, HUDI 부트를 설명하기 위한 파형도가 도시되어 있다. HUDI 부트를 실행하기 위해서는, 리세트 홀드 상태일 때에 「HUDI 부트 명령」을 IR로 세트하는 것뿐이다. IR은 16 비트의 레지스터이지만, 하위 비트는 무엇이나 되므로(don't care) 상위 8 비트만을 세트한다. 상기 도 9와 마찬가지로 상태 R(Test-Logic-Reset) - I(Run-Test/Idle) - SD(Select-DR­Scan) - SI(Select-IR­Scan) - C(Capture-IR)와 같이 천이를 행하여 상기 스테이트 (10)(Shift-IR)을 실행하면 TDO(테스트 데이터 아웃) 단자로부터는 항상 고정값이 출력되고 있다. 이 TDO 단자를 관측하면 IR 패스를 실행하고 있는 것을 알 수 있다. 「HUDI 부트 명령」이 실행되면, 「ASE 브레이크 모드」로 되고, ASERAM의 선두 번지에 쓰여져 있는 어드레스로부터 실행이 개시된다. 이 때, ASE 브레이크 플래그가 세트되므로, 「HUDI 읽어내기 명령」을 사용하여 플래그를 봄으로써, ASE 브레이크 모드로 되어 있는 것을 확인할 수 있다.
도 11에는, ASERAM 기입 모드의 일 실시예의 플로우차트도가 도시되어 있다. 최초로, 스텝 (1)에서는 SI(Select-IR­Scan) 스테이트로 하고, 커맨드를 기입한다. 스텝 (2)에서는, 기입하는 어드레스를 세트한다. 세트한 데이터는 개시 어드레스와 종료 어드레스에 배치된다. 예를 들면, 상위 16 비트로 개시 어드레스를 하위 16 비트로 종료 어드레스를 지정한다. 어드레스의 상위 12 비트는 ASERAM이 배치되는 에리어에 고정된다. 스텝 (3)∼(6)에서, DR에 데이터를 세트한 후, 전송 플래그가 세트될 때까지 SD(Select-DR­Scan)를 반복한다.
도 12에는, HUDI 기입 모드의 일 실시예의 플로우차트도가 도시되어 있다. HUDI 기입에는 단독 모드와 연속 모드가 있고, 각각에 기입 바이트수 1, 2, 4 바이트 모드가 있다. 도 12에는, 연속 모드 기입의 예가 도시되어 있다. 스텝 (1)에서는 SI(Select-IR­Scan) 스테이트로 하여 커맨드를 기입한다. 스텝 (2)에서는, 기입하는 어드레스를 세트한다. 스텝 (3)∼(6)에서 HUDI 기입에서는 첫회는 1회, 2회째 이후는 2회째에 플래그가 세트되는 것을 확인하고, 첫회와 2회째 이후의 DR-Scan의 수를 바꾸고 있다.
도 13에는, HDUI 읽어내기 모드의 일 실시예의 플로우차트도가 도시되어 있다. HUDI 기입과 마찬가지로 단독 모드와 연속 모드가 있고, 또한 각각에 기입 바이트수 1, 2, 4 바이트 모드가 있다. 도 13에는, 도 12의 기입과 동일하게 연속 모드만이다. 스텝 (1)에서는 SI(Select-IR­Scan) 스테이트로 하여 커맨드를 기입한다. 읽어내기는 테스트 결과와 같이 수바이트 정도를 상정하고 있기 때문에, 읽어내기 가능 플래그를 확인한다. 이 때문에, 스텝 (3)∼(6)에서 「HUDI 읽어내기 명령」을 사용할 때에는 DUT마다의 개별 읽어내기로 하고 있다.
상기 ICE 모듈에 의한 외부 메모리 칩의 테스트 동작은 다음의 (1)∼(6)과 같다. (1) 상기한 바와 같이 CPU 칩을 리세트 홀드 상태로 한다. 이 상태로 함으로써, CPU 칩의 ICE 모듈 내의 RAM(ASERAM)에 데이터를 기입할 수 있게 된다. 테스터는, 이 조작을 위해 JTAG에서 규정된 상기 단자와 CPU 칩의 전용 단자를 제어 한다.
(2) ICE 모듈 내의 상기 RAM에 프로그램을 기입한다. 이 프로그램은, 테스트 프로그램의 전송을 서포트하기 위한 것이다. 테스터는, 기입을 위해 JTAG 핀을 사용한다.
(3) ICE 모듈 내의 상기 RAM에 기입한 프로그램을 실행한다. 테스터는, 기입을 위해 JTAG 핀을 사용하여 전용의 커맨드를 CPU 칩에 보낸다.
(4) 내부 RAM을 액세스하여 메모리 테스트 프로그램을 기입한다. 테스터는, 기입을 위해 JTAG 핀을 사용한다.
(5) ICE 모듈 내의 상기 RAM에 기입한 프로그램으로부터 상기 메모리 테스트 프로그램으로 분기한다. 테스터는, 기입을 위해 JTAG 핀을 사용한다.
(6) 테스터는, 테스트의 종료를 감시하고, 테스트 종료 후에 판정 결과를 판독한다.
상기 PoP는, 각 탑재 기판에 반도체 칩을 실장한 후에 반도체 장치끼리를 접속하므로, 반도체 장치끼리를 접속하는 공정에 앞서서, 반도체 칩과 탑재 기판의 접속 상태를 판정하는 것이 가능해져, 패키지의 조립 수율의 저감에 유효하다. 또한, SiP와 비교하여 시스템의 소량ㆍ다품종화에도 유연하게 대응할 수 있다. 그러나, 상기 도 22에 도시한 SiP와 마찬가지로, PoP의 메모리 회로에서도, 도 25에 도시되어 있는 바와 같이 어드레스 단자 AD, 컨트롤 단자 CN, 데이터 단자 DT에 접속되는 시험용 외부 단자를 설치하고, 테스트 기판 상에 설치된 어드레스 버스, 컨트롤 신호 및 데이터 버스에 복수의 피테스트 디바이스 PoP1∼PoPn을 접속하고, 테스 트 장치로부터 직접적으로 개개의 피테스트 디바이스 PoP1∼PoPn의 메모리 회로의 테스트를 행하는 경우에는, 고가의 고속 테스트 장치가 필요로 된다고 하는 문제를 갖는 것이다.
도 14에는, 본 발명에 따른 반도체 장치의 제조 방법의 다른 일 실시예를 설명하기 위한 개략 공정도가 도시되어 있다. 공정 (1)에서는, 반도체 웨이퍼 상에 복수의 CPU 칩을 형성한다. 이와 같이 CPU 칩이 반도체 웨이퍼 상에 형성된 시점에서, 테스터에 의해 프로빙 시험 (1)이 행해진다. 상기 CPU 칩은, 후술하는 바와 같은 메모리 회로 및 자기 진단 등에 이용되는 유저 디버그용 인터페이스 회로를 갖고 있다.
공정 (2)에서는, 상기와 마찬가지로 반도체 웨이퍼 상에 복수의 메모리 칩을 형성한다. 이 메모리 칩은, 예를 들면 DDR-SDRAM과 같은 대기억 용량으로 고속 동작을 행하는 것으로 된다. 이와 같이 메모리 칩이 반도체 웨이퍼 상에 형성된 시점에서, 테스터에 의해 프로빙 시험 (2)가 행해진다.
공정 (3)에서는, 상기 CPU 칩이 형성된 반도체 웨이퍼의 다이싱 (1)이 행해지고, 상기 프로브 시험 (1)에서 양품으로 된 CPU 칩이 선별된다.
공정 (4)에서는, 상기 메모리 칩이 형성된 반도체 웨이퍼의 다이싱 (2)가 행해지고, 상기 프로브 시험 (1)에서 양품으로 된 메모리 칩이 선별된다.
공정 (5)에서는, 상기 공정 (3)에서 양품으로 된 CPU 칩이 탑재 기판에 탑재된다. 탑재 기판은, 다층의 배선층을 갖고 표면(상면)에 CPU 칩이 면 실장되고, 그 외측에 메모리 칩이 탑재된 반도체 장치와의 접속을 행하는 전극이 형성된다.
공정 (6)에서는, 상기 공정 (4)에서 양품으로 된 메모리 칩이 탑재 기판에 탑재된다. 이 메모리 칩은, 그 탑재 기판의 표면에 페이스 업 실장되고, 복수의 Au 와이어를 통하여 표면의 신호용 패드에 접속된다. 이면측에 상기 CPU 칩이 탑재된 탑재 기판에 형성된 전극에 대응한 땜납 볼이 형성된다.
공정 (7)에서는, 상기 공정 (5)에서 조립된 CPU 칩이 탑재된 반도체 장치의 선별 시험 (1)이 행해진다. 이 선별 시험 (1)에서는 필요에 따라서 번인도 동시에 행해진다.
공정 (8)에서는, 상기 공정 (6)에서 조립된 메모리 칩이 탑재된 반도체 장치의 선별 시험 (2)가 행해진다. 이 선별 시험 (2)에서는 필요에 따라서 번인도 동시에 행해진다.
공정 (9)에서는, 상기 공정 (7)에서 양품으로 된 CPU 칩이 탑재된 반도체 장치의 상부에, 상기 공정 (8)에서 양품으로 된 메모리 칩이 탑재된 반도체 장치를 서로 겹치게 하여 상기 땜납 볼을 통하여 CPU 칩과 메모리 칩의 대응하는 단자끼리가 접속된 2층 구조의 적층형 패키지로서 조립된다.
공정 (10)에서는, 상기 조립된 PoP의 시험이 행해진다. 이 시험에서 이용되는 테스트 기판에는, 클럭 생성 회로 CKG가 탑재되어 있고, 테스트용 소켓에 장착된 피테스트 디바이스인 상기 반도체 장치(PoP)에, 실제 동작에 상당하는 고속 클럭 신호를 공급한다. 테스터는, 상기 테스트 기판에 탑재된 복수의 피테스트 디바이스 PoP에 대해, 상기 유저 디버그용 인터페이스 회로를 통하여 CPU 칩을 액세스하여, 내장하는 메모리 회로에 상기 메모리 칩의 시험 프로그램을 기입한다. 이 후, 상기 CPU 칩을 기동하여, 상기 내장 메모리에 저장된 프로그램에 따라서 메모리 칩을 액세스하여 양부 판정 결과를 얻고, 그것을 테스터에 전송한다. CPU 칩 자신의 시험도, 상기 유저 디버그용 인터페이스 회로를 통하여 ICE(인서킷 에뮬레이터) 모듈을 액세스하고, CPU 및 상기 내장 메모리 회로를 포함한 주변 회로의 테스트가 행해진다.
상기 공정 (1)∼(10)은, 1개의 반도체 메이커에 의해 모두 실시되는 것 외에, 특별히 제한되지 않지만, 상기 공정 (1), (3), (5), (7)은, CPU 칩을 형성하는 제1 반도체 메이커에 의해 실시되고, 상기 공정 (2), (4), (6), (8)은, 상기 제1 반도체 메이커와는 상이한 메모리 칩을 형성하는 제2 반도체 메이커에 의해 실시되어도 된다. 또한, 상기 CPU 칩을 탑재한 반도체 장치를 제조하는 각 공정 (1), (3), (5), (7), 상기 메모리 칩을 탑재한 반도체 장치를 제조하는 각 공정 (2), (4), (6), (8)은, 적절하게 복수의 메이커가 분담하여 행하도록 하는 것이라도 된다. 상기 공정 (9)는, 휴대 전화 장치 등을 형성하는 세트 메이커에 의해 실시되어도 된다. 이 경우에는, 상기 공정 (10)의 시험은, 상기 공정 (9)와 같은 상기 세트 메이커에 의해 실시된다.
본 실시예의 공정 (10)의 시험에서는, 상기 PoP가 실제 동작하는 상태와 완전히 동일하게, CPU 칩이 탑재된 반도체 장치가 메모리 칩이 탑재된 반도체 장치를 상기 클럭 신호에 대응하여 메모리 셀에의 기입/읽어내기를 반복하여 메모리 시험을 행하는 것이다. 이 시험을 위한 프로그램의 입력은, 상기한 바와 같이 테스터로부터 테스트 기판 상에 탑재된 복수의 PoP에 동시에 행해지고, 게다가 상기 테스 트 기판 상에 탑재된 복수의 PoP에서는, 각각의 입력된 프로그램에 따라서 동시 병행적으로 메모리 칩의 시험을 행하므로, 상기한 바와 같은 메모리 회로가 대기억 용량을 갖는 것이라도 단시간에 게다가 일제히 종료시킬 수 있다.
CPU 칩이 탑재된 반도체 장치 및 메모리 칩이 탑재된 반도체 장치는, 그것 자체가 번인을 포함한 선별 시험 (1), (2)가 실시되는 것이지만, 그것은 단체의 상태에서의 시험이며, 상기 PoP로서 조립된 상태에서의 시험은 아니다. PoP 구조의 반도체 장치에서는, 2개의 반도체 장치가 좁은 간격을 갖고 적층적으로 스택시켜져 있으므로, 각각의 발열이 서로 강하게 영향을 준다고 예측된다. 따라서, PoP 구조의 반도체 장치로서 조립된 상태에서의 실제 동작에 대응한 클럭에서의 메모리 시험을 행하는 것은, 상기 PoP 구조의 반도체 장치의 CPU 및 메모리의 성능을 모두 보증하기 위해서도 반드시 필요하게 되는 것이다.
도 15에는, 본 발명이 적용되는 PoP 구조의 반도체 장치의 일 실시예의 개략 단면도가 도시되어 있다. CPU 칩(12)이 실장된 제1 탑재 기판(13)과, 메모리 칩(14)이 실장된 제2 탑재 기판(15)은, 상기 제2 탑재 기판(15)의 이면에 형성된 복수의 땜납 볼(22)을 통하여, 상기 제1 탑재 기판(13)의 대응하는 전극에 전기적으로 접속된다. 상기 제1 탑재 기판(13)의 표면의 중앙부에는 상기 CPU 칩(12)이 실장되므로, 이들 땜납 볼(22)은, 제2 탑재 기판(15)의 이면의 외주부를 따라 배치된다. 제1 탑재 기판(13)의 표면의 외주부(CPU 칩(12)의 외측)에는, 이들 땜납 볼(22)이 접속되는 전극 패드가 형성된다. 메모리 칩(14)은, 특별히 제한되지 않지만, DDR-SDRAM이며, Au 와이어(본딩 와이어)(26)에 의해 제2 탑재 기판(15)의 본 딩 패드와 접속된다. 이 본딩 패드와 상기 제2 탑재 기판(15)의 이면의 전극 패드는, 기판 표면의 신호 배선, 그들을 접속하는 비어 홀을 통하여 전기적으로 접속된다. 상기 메모리 칩(14), Au 와이어(26) 및 전극 패드는, 몰드 수지(30)에 의해 기밀 밀봉되어 있다.
CPU 칩(12)은, 그 주면(하면)에 형성된 복수의 땜납 볼(21)을 통하여, 탑재 기판(13)의 표면의 전극 패드에 플립 칩 접속(페이스 다운 접속)되어 있다. CPU 칩(12)의 주면은, 언더필 수지에 의해 기밀 밀봉되어 있다. 상기 제1 탑재 기판(13)의 이면에는, 격자 상에 배열된 복수의 외부 입출력 신호용 전극 패드가 형성되고, 이들 전극 패드 상에는 땜납 볼(23)이 접속된다. 제1 탑재 기판(13)의 표면의 신호용 패드와 이면의 외부 입출력 신호용 패드는, 기판 표면의 신호 배선, 내층의 신호 배선 및 그들을 접속하는 비어 홀을 통하여 전기적으로 접속된다.
도 16에는, 본 발명이 적용되는 PoP 구조의 반도체 장치의 다른 일 실시예의 개략 단면도가 도시되어 있다. 본 실시예에서는, 메모리 칩이 탑재된 상측의 반도체 장치에는, 2개의 메모리 칩(14)이 탑재된다. 즉, 동일한 기억 용량의 DDR-SDRAM을 2개 탑재함으로써, 상기 도 15의 2배의 기억 용량을 실현하는 것이다. 2개의 메모리 칩(14)은, 스페이서로서의 더미 칩(25)을 통하여 적층된다. 이 더미 칩(25)에 의해, 하측의 메모리 칩(14)에 대한 Au 와이어(26)의 스페이스가 확보된다. 다른 구성은, 상기 도 15와 마찬가지이다.
도 17에는, 본 발명이 적용되는 PoP 구조의 반도체 장치의 다른 일 실시예의 개략 단면도가 도시되어 있다. 본 실시예에서는, 메모리 칩이 탑재된 상측의 반도 체 장치에는, 3 종류의 메모리 칩(14)이 적층되어 탑재된다. 예를 들면, DDR-SDRAM과, SDRAM 및 일괄 소거형 불휘발 메모리(플래시 메모리)와 같은 3 종류의 메모리 칩으로 이루어진다. 이 경우, 사이즈가 큰 메모리 칩이 하측으로 되어, 메모리 칩에 설치되는 본딩 패드 및 Au 와이어의 스페이스가 확보된다. 메모리 칩의 사이즈가 거의 동일하면, 상기 도 16과 같이 더미 칩을 개재시켜 3 종류의 메모리 칩을 적층 구조로 하면 된다. 이 경우에는, 하측의 CPU 칩(12)에서, 상기 3 종류의 메모리 칩을 직접 접속하는 것이 가능한 인터페이스 회로가 설치되는 것이다. 다른 구성은, 상기 도 15, 도 16과 마찬가지이다.
도 18에는, 상기 도 16에 대응한 반도체 장치의 일 실시예의 단면도가 도시되어 있다. 본 실시예의 PoP 구조의 반도체 장치는, CPU 칩(12)이 실장된 탑재 기판(제1 배선 기판)(13)의 상부에, 메모리 칩(14)이 실장된 탑재 기판(제2 배선 기판)(15)을 서로 겹치게 한 2층 구조의 적층형 패키지이다. 상기 CPU 칩(12)은, 예를 들면 상기와 마찬가지로 본원 출원인으로부터 판매되고 있는 SH 시리즈의 마이크로컴퓨터 칩과 같이, HUDI(하이 퍼포먼스 유저 디버그 인터페이스)라고 불리고 있는 유저 디버그용 인터페이스 회로를 갖고 있다.
이 HUDI는, JTAG 준거의 소수 핀으로 내부 메모리를 포함하는 레지스터의 읽기 쓰기를 할 수 있는 것이다. 이와 같은 유저 디버그용 인터페이스 회로를 이용하여, CPU 칩(12)의 내부 메모리에, 상기 메모리 칩(14)의 메모리 테스트 프로그램을 저장시키고, 이러한 메모리 테스트 프로그램을 CPU 칩(12)의 CPU가 실행함으로써, 메모리 칩(14)의 시험이 행해진다. 물론, 유저 디버그용 인터페이스 회로는, 본래의 기능인 CPU 칩(12)의 내부 시험을 행하기 위해 이용된다. 상기 CPU 칩(12)에는, 스태틱형 RAM과 같은 내장 메모리 및 주변 회로 외에, 전메모리 칩(14)에 대응한 메모리 인터페이스 회로(DDR-SDRAM, SDRAM, 일괄 소거형 불휘발성 메모리)가 설치되고, 이 메모리 인터페이스 회로를 통하여 상기 대응하는 메모리 칩(14)과 직접 접속된다.
본 실시예의 반도체 장치는, 탑재 기판(15)의 표면(상면)에 약 512메가 비트의 DDR-SDRAM 칩(14)을 더미 칩(25)을 통하여 2매 적층하여 약 1기가 비트의 기억 용량을 실현하고 있다. 상기 탑재 기판(15)에 실장되는 메모리 칩(14)의 기억 용량이나 매수는, 적절하게 변경할 수 있다. 즉, PoP 구조의 반도체 장치는, 메모리 탑재 기판(15)에 실장하는 메모리 칩(14)의 기억 용량이나 매수를 변경함으로써, CPU 칩(12)이 실장된 베이스로서의 탑재 기판(13)측의 사양을 거의 변경하지 않고, 다품종의 반도체 장치를 제조할 수 있다.
탑재 기판(13)은, 예를 들면 빌드 업 공법에 의해 제조된 6층의 배선(표면 배선, 이면 배선 및 4층의 내층 배선)을 갖는 다층 배선 기판이며, 배선층끼리를 전기적으로 절연하는 절연층은, 글래스 섬유 또는 탄소 섬유에 수지를 함침시킨 프리프레그에 의해 구성되어 있다. 6층의 배선은, 예를 들면 구리(Cu)를 주체로 하는 도전막에 의해 구성되어 있다. 도 18에는, 이들의 배선의 도시가 생략되어 있고, 탑재 기판(13)의 표면(상면)에 형성된 전극 패드(16p, 17p, 18p)와, 탑재 기판(13)의 이면에 형성된 외부 입출력용 전극 패드(19p)만이 예시되어 있다.
CPU 칩(12)은, 그 주면(하면)에 형성된 복수의 땜납 볼(21)을 통하여, 베이 스 기판(13)의 표면의 전극 패드(16p, 17p)에 플립 칩 접속(페이스 다운 접속)되어 있다. CPU 칩(12)의 주면은, 언더필 수지(24)에 의해 기밀 밀봉되어 있다. 도시는 생략하지만, CPU 칩(12)은 입출력 단자의 수가 매우 많으므로, 본딩 패드(및 그 표면에 접속된 땜납 볼(21))는, CPU 칩(12)의 주면의 4변을 따라서 2열로 배치되고, 또한 내측의 열의 본딩 패드와 외측의 열의 본딩 패드는, 지그재그 형상으로 배치되어 있다.
탑재 기판(13)의 이면에는, 복수의 외부 입출력용 전극 패드(19p)가 형성되어 있고, 그들 표면에는 땜납 볼(23)이 전기적으로 접속되어 있다. PoP 구조의 반도체 장치는, 이들 땜납 볼(23)을 개재하여 정보 통신 단말 기기의 마더 보드에 실장된다. 도시는 생략되어 있지만, 탑재 기판(13)의 표면의 배선과 이면의 외부 입출력용 전극 패드(19p)는, 내층 배선 및 그들을 접속하는 비어 홀을 통하여 전기적으로 접속되어 있다.
2매의 메모리 칩(14)이 실장된 메모리 탑재 기판(15)은, 글래스 에폭시 수지 등을 절연층으로 하는 수지 기판으로 이루어진다. 2매의 메모리 칩(14)은, 그 한쪽이 메모리 기판(15)의 표면에 페이스 업 실장되어 있고, 다른 한쪽이 더미 칩(25)을 개재하여 상기 메모리 칩(14) 상에 적층되어 있다. 2매의 메모리 칩(14)의 각각은, Au 와이어(26)를 통하여 메모리 칩(14)의 표면의 전극 패드(27)에 전기적으로 접속되어 있다. 2매의 메모리 칩(14), 더미 칩(25), Au 와이어(26) 및 전극 패드(27)는, 몰드 수지(30)에 의해 기밀 밀봉되어 있다. 메모리 탑재 기판(15)의 이면에는, 도시하지 않은 비어 홀을 통하여 상기 전극 패드(27)에 전기적으로 접속된 전극 패드(28)가 형성되어 있고, 그 표면에는 땜납 볼(22)이 전기적으로 접속되어 있다. 전극 패드(27, 28)의 각각은, 예를 들면 메모리 탑재 기판(15)의 대향하는 외주부를 따라서 2열로 배치되어 있다.
메모리 탑재 기판(15)의 전극 패드(28)에 접속된 땜납 볼(22)은, 탑재 기판(13)의 표면의 외주부에 형성된 전극 패드(18p)에도 전기적으로 접속되어 있고, 이에 의해 CPU 칩(12)이 실장된 탑재 기판(13)과 메모리 칩(14)이 실장된 메모리 탑재 기판(15)이 전기적으로 접속되어 있다. 땜납 볼(22)은, 탑재 기판(13)에 실장된 CPU 칩(12)의 상면과 메모리 탑재 기판(15) 하면이 접촉하지 않도록, CPU 칩(12)의 주면에 형성된 땜납 볼(21)의 직경과 CPU 칩(12)의 두께를 합계한 두께보다도 큰 직경을 갖고 있다. 전술한 바와 같이, 탑재 기판(13)의 이면에는 외부 입출력용 전극 패드(19p)가 형성되어 있다. 외부 입출력용 전극 패드(19p)에는 땜납 볼(23)이 접속된다.
도 19에는, 상기 도 18에 도시한 반도체 장치의 일 실시예의 일부 확대 단면도가 도시되어 있다. 도 19에 도시한 예에서는, CPU 칩(12)과 메모리 칩(14)의 대응하는 신호 단자는, 외측의 열의 전극 패드(17p)와 일체로 형성된 표면 배선(31), 비어 홀(32) 및 제2 층 배선(33)을 통하여 전기적으로 접속되어 있다. 배선 설계 룰의 제약에 의해, 외측의 열의 전극 패드(17p)를 통하여 CPU 칩(12)과 메모리 칩(14)을 전기적으로 접속할 수 없는 개소가 생긴 경우에는, 내측의 열의 전극 패드(16p)를 통하여 CPU 칩(12)과 메모리 칩(14)을 전기적으로 접속한다. 예를 들면, CPU 칩(12)과 메모리 칩(14)은, 내측의 열의 전극 패드(16p)와, 상기 비어 홀(32) 및 외측의 열의 전극 패드(17p)보다도 더 내측으로 연장되는 제2 층 배선을 통하여 전기적으로 접속시키면 된다.
특별히 제한되지 않지만, 탑재 기판(13)에는 메모리 칩(14)에 대해 직접 액세스할 수 있도록 하는 테스트용 전극 패드가 설치되지 않는다. 이에 의해, 상기 CPU 칩(12)과 메모리 칩(14) 사이에, 테스트용 전극 패드 및 그것을 접속시키기 위한 배선이 불필요하게 되어, 상기 테스트용 전극 패드 및 그것을 접속시키기 위한 배선을 형성하는 데에 필요한 면적만큼 탑재 기판(13)의 사이즈를 작게 할 수 있는 것 외에, CPU 칩(12)과 메모리 칩(14) 사이의 신호 전달에서의 기생 용량의 저감이나 신호의 반사나 커플링 등에 의한 노이즈 저감이 도모되어, DDR-SDRAM과 같은 고속 메모리에 적합한 신호 전달이 가능하게 된다. 또한, 탑재 기판(13)에 형성되는 배선층의 양이 적어지므로, 배선층과 절연층(프리프레그)의 열팽창 계수차에 기인하는 탑재 기판(13)의 휘어짐을 억제할 수 있다.
도 20에는, 본 발명에 따른 PoP의 일 실시예의 내부 블록도가 도시되어 있다. 본 실시예의 PoP는, 상기 도 16의 반도체 장치에 대응하고 있다. 도 16에서는, CPU 칩(12)과 메모리 칩(14)의 접속 관계를 중심으로 하여 도시되어 있다. 메모리 칩(14)은, DDR-SDRAM이다. 단자 CKE는, 클럭 인에이블 입력이다. 단자 CSB는, 칩 셀렉트 입력이다. 단자 BA[1:0]는, 뱅크 어드레스 입력이다. 단자 A[11:0]는, 어드레스 입력이다. 단자 DQ[31:0]는, 데이터 입출력이다. 단자 RASB는, 로우 어드레스 스트로브 입력이다. 단자 CASB는, 컬럼 어드레스 스트로브 입력이다. 단자 WEB는, 라이트 인에이블 입력이다. 단자 DQS[3:0]는, 데이터 스트 로브 입출력이다. DQM[3:0]은, DQ 라이트 마스크 인에이블 입력이다. 단자 CLK와 CLKB는, 클럭 입력이다.
도 20에서는, 특별히 제한되지 않지만, 약 512M 비트와 같은 DDR-SDRAM이 2개 설치됨으로써, 전체로 약 1기가 비트의 기억 용량을 갖게 된다. 상기 2개의 DDR-SDRAM은, 단자 DQ[31:0]가 각각 CPU 칩(12)의 대응하는 64 비트의 데이터 입출력 단자에 접속됨으로써, 64 비트 단위로의 기입/읽어내기가 행해지게 된다. 혹은, 단자 DQ[31:0]가 CPU 칩(12)의 대응하는 32 비트의 데이터 입출력 단자에 병렬 접속된다. 이 경우에는, 예를 들면 상기 2개의 DDR-SDRAM의 칩 셀렉터 단자 CSB에, CPU 칩(12)으로부터 선택 신호를 공급하고, 2개 중의 어느 하나의 DDR-SDRAM이 선택되게 한다. 혹은, 어드레스 단자에 확장 어드레스 신호를 공급하여 2개 중의 어느 하나의 DDR-SDRAM을 선택하도록 하여도 된다.
CPU 칩(12)에서는, 상기한 바와 같은 DDR-SDRAM의 입력 단자, 입출력 단자에 각각 직접 접속되는 각 출력 단자 DDRCKE, DDRCS_N, DDRBA[1:0], DDRA[11:0], DDRRAS_N, DDRCAS_N, DDRWE_N, DDRRDM[3:0], DDRCK, DDRCK_N을 갖고, 각 입출력 단자 DDRD[31:0], DDRDQS[3:0]를 갖고 있다. 도 20에서, 메모리 칩(14)에서, CSB와 같이 단자명의 마지막으로 B를 붙인 것은, 로우 레벨을 액티브 레벨로 하는 바 신호인 것을 나타내고 있다. 이에 대응하여, CPU 칩(12)에서, DDRCS_N과 같이 _N을 붙인 것은, 로우 레벨이 액티브 레벨인 네가티브 신호인 것을 나타내고 있다.
본 실시예에서는, PoP와 같은 반도체 장치에서, 상기 CPU 칩(12)과 메모리 칩(14) 사이를 접속하는 신호 경로에 테스트용 단자가 설치된다. 이 테스트용 단 자를 이용함으로써, 예를 들면 메모리 칩(14)에 대해 직접적으로 액세스할 수 있다. CPU 칩(12)은, CPU 칩(12)의 유저 디버그용 인터페이스 회로에 접속되는 단자 JTAG가 설치된다. 상기 테스트용 단자는, 메모리 칩(14)과 CPU 칩(12) 사이의 땜납 볼(22)에 의한 접속을 확인하는 직류적인 시험을 행하는 데에 편리하다. 그러나, 단자 JTAG를 이용하여 상기한 바와 같이 PoP 구조의 반도체 장치로서 조립된 상태에서의 실제 동작에 대응한 클럭에서의 메모리 시험을 행하는 것은, 상기 PoP 구조의 반도체 장치의 CPU 및 메모리의 성능을 모두 보증하는 것 및 고가의 테스트 장치를 불필요하게 할 수 있는 것이다.
도 21에는, 본 발명에 따른 PoP의 다른 일 실시예의 내부 블록도가 도시되어 있다. 본 실시예의 PoP는, 상기 도 16의 반도체 장치에 대응하고 있다. 도 21에서는, CPU 칩(12)과 메모리 칩(14)의 접속 관계를 중심으로 하여 도시하고 있다. 본 실시예에서는, 상기 도 20과 같이 메모리 칩(14)에 접속되는 테스트용 단자가 생략된다. 즉, 메모리 칩(14)의 단자 CKE, 단자 CSB, 단자 BA[1:0], 단자 A[11:0], DQ[31:0], 단자 RASB, 단자 CASB, 단자 WEB, 단자 DQS[3:0], DQM[3:0], 및 CLK와 CLKB는, CPU 칩(12)의 각 단자 DDRCKE, DDRCS_N, DDRBA[1:0], DDRA[11:0], DDRD[31:0], DDRRAS_N, DDRCAS_N, DDRWE_N, DDRDQS[3:0], DDRRDM[3:0], DDRCK, DDRCK_N과 각각 서로 접속되는 것뿐이다. 다른 구성은, 상기 도 20과 마찬가지이다.
도 22에는, 상기 도 21에 도시한 반도체 장치의 동작 시험을 설명하기 위한 일 실시예의 블록도가 도시되어 있다. 테스트 기판에는, 상기와 마찬가지로 클럭 생성 회로 CKG가 설치되어 있고, 피테스트 디바이스인 PoP1∼PoPn의 실제 동작에 대응한 클럭 신호가 공급된다. 테스트 기판 상에서, 피테스트 디바이스 PoP1∼PoPn은, JTAG 단자가 공통으로 테스트 장치와 접속된다.
본 실시예에서는, 상기한 바와 같이 메모리 칩(14)의 동작 시험은, 상기 JTAG를 이용하여 행해지므로, 메모리 칩(14)에는 메모리 테스트용 단자가 불필요하므로 생략할 수 있다. 상기 JTAG를 이용한 CPU 칩(12)에 의한 메모리 칩(14)의 동작 시험 공정을 포함하는 PoP의 상기 도 14에 도시한 제조 방법을 채용함으로써, 그에 의해 제조되는 PoP에서는, 예를 들면 외부 단자를 약 60개나 대폭 삭감할 수 있다. 이와 같은 외부 단자의 삭감에 의해, 반도체 장치(PoP)에서는 패키지의 소형화가 가능하게 된다. 즉, 상기 도 16에 도시한 탑재 기판(13)의 이면측에 설치되는 테스트용 땜납 볼 또는 테스트용 전극 및 그것에 접속시키기 위한 배선이 불필요하게 되어, 탑재 기판(13)의 사이즈를 작게 할 수 있다.
또한, 상기 도 20의 블록도와 같이 상기 CPU 칩(12)과 메모리 칩(14) 사이를 접속하는 배선과 교차하는 메모리용 단자를 향하는 배선이 불필요하게 되므로, 그 만큼의 배선층을 줄일 수 있다. 따라서, PoP의 탑재 기판(13)으로서, 배선층이 적은 염가의 것을 이용할 수 있고, 배선층과 절연층(프리프레그)의 열팽창 계수차에 기인하는 탑재 기판(13)의 휘어짐을 억제할 수 있다. 이 휘어짐의 억제에 의해, 탑재 기판(13)과 탑재 기판(15) 사이를 접속하는 땜납 볼(22)에 가해지는 기계적 스트레스를 저감하여, 높은 신뢰성에서의 접속이 가능하게 된다. 상기 CPU 칩(12)과 메모리 칩(14) 사이의 기생 용량도 대폭 저감할 수 있다. 이와 같은 기생 용량 의 저감은, 그것을 차지/디스차지하는 CPU 칩(12), 메모리 칩(14)의 출력 회로에서의 전류가 작아지므로 동작의 고속화나 저소비 전력화를 도모할 수 있다.
상기 CPU 칩(12)은, 상기한 바와 같이 본원 출원인으로부터 판매되고 있는 SH 시리즈의 마이크로컴퓨터 칩과 같이, HUDI(하이 퍼포먼스 유저 디버그 인터페이스)라고 불리고 있는 유저 디버그용 인터페이스 회로를 갖고 있다. 이 HUDI는, JTAG 준거의 소수 핀으로 내부 메모리를 포함하는 레지스터의 읽기 쓰기를 할 수 있는 것이다. 이와 같은 유저 디버그용 인터페이스 회로를 이용하여, CPU 칩(12)의 내부 메모리에, 상기 메모리 칩(14)의 메모리 테스트 프로그램을 저장시키고, 이러한 메모리 테스트 프로그램을 CPU 칩(12)의 CPU가 실행함으로써, 메모리 칩의 동작 시험이 행해진다. 물론, 유저 디버그용 인터페이스 회로는, 본래의 기능인 마이크로컴퓨터 칩(2)의 내부 시험을 행하기 위해 이용된다.
상기 CPU 칩(12)의 내부 메모리에의 메모리 테스트 프로그램을 기입하고, 실행하는 수순의 개략은, 상기 SiP와 마찬가지로 이하와 같다. (1) CPU를 「리세트 홀드」상태로 한다. (2) ASERAM에 데이터를 기입한다. (3) 「HUDI 부트」를 실행한다. (4) 내부 RAM에 메모리 테스트 프로그램을 기입한다. (5) 메모리 테스트 프로그램이 정상으로 기입된 것을 확인한다. (6) 메모리 테스트 프로그램을 기동한다. (7) 메모리 테스트 종료를 대기하여 결과를 확인한다.
메모리 테스트 프로그램을 실행하기 위해서는, 메모리 테스트 프로그램을 CPU 칩(12)의 내부 메모리에 기입해 둘 필요가 있다. 메모리 테스트 프로그램의 용량을 고려하여, 메모리 테스트 프로그램은 CPU 칩(12)의 내부 RAM(예를 들면, 스 태틱형 랜덤 액세스 메모리)에 기입하도록 한다. 예를 들면, 상기 SH 마이크로컴퓨터 칩에서는, 상기와 마찬가지로 HUDI를 사용한 내부 RAM에의 기입에는 「HUDI 기입 명령」 또는 「ASERAM 기입 명령」이 있다.
이상 본 발명자로부터 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본원 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다. 예를 들면, 마이크로컴퓨터 칩에 설치되는 ICE 모듈의 구성은, 다양한 실시 형태를 채용할 수 있다. ICE 모듈을 기동하는 인터페이스 회로는, JTAG 외에 어떠한 것이라도 된다. 메모리 칩은, DDR-SDRAM 외에 SDRAM, 혹은 SRAM이어도 되고, 플래시 메모리(일괄 소거형 불휘발성 메모리)와 같은 다른 종류의 메모리 칩이 탑재되는 것이라도 된다. SiP는, 상기 도 2와 같이 탑재 기판의 표면부에 각 칩을 탑재하는 것 외에, 복수의 칩을 적층 구조로 조립하는 것이라도 된다.
본 발명은, 마이크로컴퓨터 칩(CPU 칩)과 메모리 칩을 포함하는 SiP, PoP 또는 멀티 칩 구성의 반도체 장치 및 그 제조 방법과 테스트 방법에 널리 이용할 수 있다.
도 1은 본 발명에 따른 반도체 장치의 제조 방법의 일 실시예의 개략 공정도.
도 2는 본 발명에 따른 SiP의 일 실시예의 설명도.
도 3은 본 발명에 따른 SiP의 일 실시예의 내부 블록도.
도 4는 본 발명에 따른 SiP의 일 실시예의 내부 블록도.
도 5는 도 4에 도시한 반도체 장치의 선별 시험을 설명하는 일 실시예의 블록도.
도 6은 본 발명에 따른 SiP의 다른 일 실시예의 내부 블록도.
도 7은 도 6에 도시한 반도체 장치의 선별 시험을 설명하는 일 실시예의 블록도.
도 8은 본 발명에 이용되는 JTAG TAP의 상태 천이도.
도 9는 본 발명에 이용되는 JTAG TAP의 일 실시예의 파형도.
도 10은 HUDI 부트를 설명하기 위한 파형도.
도 11은 ASERAM 기입 모드의 일 실시예의 플로우차트도.
도 12는 HUDI 기입 모드의 일 실시예의 플로우차트도.
도 13은 HDUI 읽어내기 모드의 일 실시예의 플로우차트도.
도 14는 본 발명에 따른 반도체 장치의 제조 방법의 다른 일 실시예를 설명하기 위한 개략 공정도.
도 15는 본 발명이 적용되는 PoP 구조의 반도체 장치의 일 실시예의 개략 단 면도.
도 16은 본 발명이 적용되는 PoP 구조의 반도체 장치의 다른 일 실시예의 개략 단면도.
도 17은 본 발명이 적용되는 PoP 구조의 반도체 장치의 다른 일 실시예의 개략 단면도.
도 18은 도 16에 대응한 반도체 장치의 일 실시예의 단면도.
도 19는 도 18에 도시한 반도체 장치의 일 실시예의 일부 확대 단면도.
도 20은 본 발명에 따른 PoP의 일 실시예의 내부 블록도.
도 21은 본 발명에 따른 PoP의 다른 일 실시예의 내부 블록도.
도 22는 도 21에 도시한 반도체 장치의 동작 시험을 설명하는 일 실시예의 블록도.
도 23은 본 발명에 앞서서 검토된 테스트 시스템의 블록도.
도 24는 본 발명에 앞서 검토된 SiP를 향한 테스트 시스템의 블록도.
도 25는 본 발명에 앞서 검토된 PoP를 향한 테스트 시스템의 블록도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 탑재 기판
2 : 마이크로컴퓨터 칩
3 : 메모리 칩(DDR-SDRAM)
4 : 본딩 와이어
5 : 밀봉체
6 : 땜납 볼
12 : CPU 칩
13 : 베이스로 되는 탑재 기판
14 : 메모리 칩
15 : 메모리 탑재 기판
16p, 17p, 18p, 19p : 전극 패드
21, 22, 23 : 땜납 볼
24 : 언더필 수지
25 : 더미 칩
26 : Au 와이어
27, 28 : 전극 패드
30 : 몰드 수지
31 : 표면 배선
32 : 비어 홀
33 : 제2 층 배선
CPU : 중앙 처리 장치(마이크로프로세서)
MIF : 메모리 인터페이스 회로
ICE : 인서킷 에뮬레이터
SiP1∼SiPn, POP1∼PoPn : 반도체 장치(피테스트 디바이스)
CKG : 클럭 생성 회로
TST1∼TSTn : 테스트 회로
FSM : 플래시 메모리

Claims (28)

  1. 제1 메모리 회로를 갖는 제1 반도체 장치를 형성하는 제1 공정과, 상기 제1 반도체 장치의 전기적 시험을 행하여 양품을 선별하는 제2 공정과, 프로그램에 따른 신호 처리를 행하는 신호 처리 회로와 제2 메모리 회로를 갖는 제2 반도체 장치를 형성하는 제3 공정과, 상기 제2 반도체 장치의 상기 신호 처리 회로 및 제2 메모리 회로의 전기적 시험을 행하여 양품을 선별하는 제4 공정과, 상기 제2 공정에서 선별된 상기 제1 반도체 장치와 상기 제4 공정에서 선별된 상기 제2 반도체 장치를 일체적으로 구성하고, 각각의 대응하는 단자끼리를 접속하는 제5 공정과, 상기 제5 공정에서 일체적으로 구성된 상기 반도체 장치를 시험용 기판에 탑재하여 전기적으로 시험하여 상기 반도체 장치의 양부 판정하는 제6 공정을 갖고, 상기 제6 공정은, 상기 시험용 기판에는, 상기 반도체 장치의 실제 동작에 상당한 클럭 신호를 상기 복수의 반도체 장치에 공통으로 공급하는 발진 회로가 설치되어 있고, 테스트 장치로부터 상기 제2 반도체 장치의 제2 메모리 회로에 상기 제1 반도체 장치의 제1 메모리 회로의 동작 시험을 행하는 테스트 프로그램을 기입하는 제1 동작과, 상기 제2 반도체 장치의 상기 신호 처리 회로에 의해, 상기 클럭 신호에 대응하여 상기 제2 메모리 회로에 기입된 테스트 프로그램에 따라서 상기 제1 반도체 장치의 제1 메모리 회로의 동작 시험을 행하는 제2 동작과, 상기 제2 동작에서의 양부 판정 결과를 상기 테스트 장치에 출력시키는 제3 동작을 갖는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 공정은, 복수의 제1 메모리 회로를 제1 웨이퍼 상에 형성하는 제1-1 공정을 갖고, 상기 제2 공정은, 상기 제1 웨이퍼 상에 형성된 복수의 메모리 회로의 각각을 전기적으로 시험하여 양부 판정하는 제2-1 공정과, 상기 제1 웨이퍼 상에 형성된 제1 메모리 회로를 개개의 제1 반도체 칩으로 분할하고, 상기 제2-1 공정에서의 판정 결과에서 양품으로 된 제1 반도체 칩을 선별하는 제2-2 공정을 갖고, 상기 제3 공정은, 제2 메모리 회로와, 프로그램에 따른 신호 처리를 행하는 신호 처리 회로를 포함하는 복수의 반도체 회로를 제2 웨이퍼 상에 형성하는 제3-1 공정을 갖고, 상기 제4 공정은, 상기 제2 웨이퍼 상에 형성된 복수의 반도체 회로의 각각을 전기적으로 시험하여 양부 판정하는 제4-1 공정과, 상기 제2 웨이퍼 상에 형성된 반도체 회로를 개개의 제2 반도체 칩으로 분할하고, 상기 제4-1 공정에서의 판정 결과에서 양품으로 된 제2 반도체 칩을 선별하는 제4-2 공정을 갖고, 상기 제5 공정은, 상기 제2-2 공정에서 양품으로 선별된 제1 반도체 칩과 상기 제4-2 공정에서 양품으로 선별된 제2 반도체 칩을 공통 기판에 탑재하여 1개의 패키지의 반도체 장치로서 일체적으로 구성하는 제5-1 공정을 갖는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제2 반도체 칩은, 자기 진단 회로를 내장하고, 상기 제6 공정의 제1 동 작은, 상기 제2 반도체 칩을 리세트 홀드 상태로 하고, 상기 테스트 장치로부터 상기 자기 진단 회로에 설치된 메모리 회로에 테스트 프로그램의 입력을 가능하게 하는 프로그램의 기입을 행하는 제1 스텝과, 상기 프로그램에 따라서 상기 테스트 프로그램을 상기 제2 메모리 회로에 기입하는 제2 스텝을 갖는 반도체 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 제6 공정에서 이용되는 상기 시험용 기판은, 복수의 반도체 장치가 탑재 가능한 복수의 소켓을 갖고, 상기 발진 회로에서 형성된 클럭은, 상기 복수의 소켓에 장착된 반도체 장치에 공통으로 공급되는 반도체 장치의 제조 방법.
  5. 제3항에 있어서,
    상기 제2 반도체 칩은, JTAG 준거의 유저 디버그 인터페이스 회로를 갖고 있고, 상기 제6 공정에서, 상기 유저 디버그 인터페이스 회로를 이용하여 상기 테스트 장치와 접속되고, 상기 제1 동작에서의 테스트 프로그램의 입력과, 상기 제3 동작에서의 판정 결과의 출력을 행하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제5-1 공정에서, 상기 공통 기판은, 상기 제1 반도체 칩과 제2 반도체 칩의 대응하는 단자끼리를 접속하는 내부 배선을 갖고, 상기 내부 배선은, 상기 일 체적으로 구성된 반도체 장치의 외부 단자에는 접속되지 않는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 반도체 칩은, 다이내믹형 RAM이며, 상기 제2 반도체 칩은, 상기 다이내믹형 RAM과 직접 접속 가능한 인터페이스 회로를 갖는 마이크로컴퓨터인 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 공정은, 복수의 제1 메모리 회로를 제1 웨이퍼 상에 형성하는 제1-1 공정과, 상기 제1 웨이퍼 상에 형성된 복수의 메모리 회로의 각각을 전기적으로 시험하여 양부 판정하는 제1-2 공정과, 상기 제1 웨이퍼 상에 형성된 제1 메모리 회로를 개개의 제1 반도체 칩으로 분할하고, 상기 제1-2 공정에서의 판정 결과에서 양품으로 된 제1 반도체 칩을 선별하는 제1-3 공정과, 상기 제1-3 공정에서 양품으로 된 제1 반도체 칩에 대해 땜납 볼을 외부 단자로 하는 상기 제1 반도체 장치로서 조립하는 제1-4 공정을 갖고, 상기 제2 공정은, 상기 제1-4 공정에서 조립된 상기 제1 반도체 장치의 상기 제1 메모리 회로를 포함한 전기적 시험을 행하여 양품을 선별하는 제2-1 공정을 갖고, 상기 제3 공정은, 제2 메모리 회로와, 프로그램에 따른 신호 처리를 행하는 신호 처리 회로를 포함하는 복수의 반도체 회로를 제2 웨이퍼 상에 형성하는 제3-1 공정과, 상기 제2 웨이퍼 상에 형성된 상기 복수의 반도 체 회로의 각각을 전기적으로 시험하여 양부 판정하는 제3-2 공정과, 상기 제2 웨이퍼 상에 형성된 상기 복수의 반도체 회로를 개개의 제2 반도체 칩으로 분할하고, 상기 제3-2 공정에서의 판정 결과에서 양품으로 된 제2 반도체 칩을 선별하는 제3-3 공정과, 상기 제1 반도체 장치의 땜납 볼에 대응한 접속 전극을 갖는 탑재 기판에, 상기 제3-3 공정에서 양품으로 된 제2 반도체 칩을 탑재하여 상기 제2 반도체 장치로서 조립하는 제3-4 공정을 갖고, 상기 제4 공정은, 상기 제3-4 공정에서 조립된 상기 제2 반도체 장치의 상기 제2 메모리 회로를 포함한 전기적 시험을 행하여 양품을 선별하는 제4-1 공정을 갖고, 상기 제5 공정은, 상기 제2-1 공정에서 양품으로 선별된 제1 반도체 장치의 땜납 볼을, 상기 제4-1 공정에서 양품으로 선별된 제2 반도체 장치의 상기 대응하는 접속 전극에 접속시켜 1개의 반도체 장치로서 일체적으로 조립하는 제5-1 공정을 갖는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 제2 반도체 장치는, 자기 진단 회로를 내장하고, 상기 제6 공정의 제1 동작은, 상기 제2 반도체 칩을 리세트 홀드 상태로 하고, 상기 테스트 장치로부터 상기 자기 진단 회로에 설치된 메모리 회로에 테스트 프로그램의 입력을 가능하게 하는 프로그램의 기입을 행하는 제1 스텝과, 상기 프로그램에 따라서 상기 테스트 프로그램을 상기 제2 메모리 회로에 기입하는 제2 스텝을 갖는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제6 공정에서 이용되는 상기 시험용 기판은, 복수의 반도체 장치가 탑재 가능한 복수의 소켓을 갖고, 상기 발진 회로에서 형성된 클럭은, 상기 복수의 소켓에 장착된 반도체 장치에 공통으로 공급되는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 제2 반도체 장치는, JTAG 준거의 유저 디버그 인터페이스 회로를 갖고 있고, 상기 제6 공정에서, 상기 유저 디버그 인터페이스 회로를 이용하여 상기 테스트 장치와 접속되고, 상기 제1 동작에서의 테스트 프로그램의 입력과, 상기 제3 동작에서의 판정 결과의 출력을 행하는 반도체 장치의 제조 방법.
  12. 제1 반도체 장치 및 제2 반도체 장치가 일체적으로 구성되며, 대응하는 단자끼리를 서로 접속하는 접속 수단을 갖는 반도체 장치의 테스트 방법으로서,
    상기 제1 반도체 장치는, 제1 메모리 회로를 갖고, 상기 제2 반도체 장치는, 제2 메모리 회로, 프로그램에 따른 신호 처리 동작을 행하는 신호 처리 회로, 상기 제1 메모리 회로와의 접속이 가능한 인터페이스 회로 및 유저 디버그용 인터페이스 회로를 갖고, 상기 반도체 장치의 실제 동작에 상당하는 클럭 신호를 형성하는 발진 회로를 갖는 시험용 기판에, 상기 반도체 장치를 탑재하여 상기 클럭 신호를 공급하고, 테스트 장치로부터 상기 제2 반도체 장치의 제2 메모리 회로에 상기 유저 디버그용 인터페이스 회로를 통하여 상기 제1 메모리 회로의 동작 시험을 행하는 테스트 프로그램을 기입하는 제1 동작과, 상기 신호 처리 회로에서, 상기 클럭 신호에 대응하여 상기 기입된 테스트 프로그램에 따라서 상기 제1 메모리 회로의 동작 시험을 행하는 제2 동작과, 상기 제2 동작에서의 불량 판정 결과를 상기 테스트 장치에 출력시키는 제3 동작을 갖는 반도체 장치의 테스트 방법.
  13. 제12항에 있어서,
    상기 제1 반도체 장치는, 제1 반도체 칩이며, 상기 제2 반도체 장치는, 제2 반도체 칩이며, 상기 제1 반도체 칩과 제2 반도체 칩은, 공통 기판에 형성된 상기접속 수단으로서의 내부 배선을 통하여 상기 대응하는 단자끼리가 서로 접속되어, 일체적으로 패키지되어 상기 반도체 장치가 구성되는 반도체 장치의 테스트 방법.
  14. 제13항에 있어서,
    상기 제2 반도체 칩은, 자기 진단 회로를 내장하고, 상기 제1 동작은, 상기 제2 반도체 칩을 리세트 홀드 상태로 하고, 상기 테스트 장치로부터 상기 자기 진단 회로에 설치된 메모리 회로에 테스트 프로그램의 입력을 가능하게 하는 프로그램의 기입을 행하는 제1 스텝과, 상기 프로그램에 따라서 상기 테스트 프로그램을 상기 제2 메모리 회로에 기입하는 제2 스텝을 갖는 반도체 장치의 테스트 방법.
  15. 제14항에 있어서,
    상기 시험용 기판은, 복수의 상기 반도체 장치가 탑재 가능한 복수의 소켓을 갖고, 1개의 발진 회로에서 형성된 클럭은 상기 복수의 소켓에 각각 장착된 상기 반도체 장치에 공통으로 공급되고, 상기 제1 동작에서는, 상기 복수의 반도체 장치에 대해 패러럴로 테스트 프로그램이 기입되고, 상기 제3 동작에서는, 테스트 장치와 1개의 반도체 장치 사이에서 순차적으로 양부 판정 결과의 출력이 행해지는 반도체 장치의 테스트 방법.
  16. 제15항에 있어서,
    상기 유저 디버그용 인터페이스 회로는, JTAG 준거의 인터페이스 회로이며, 상기 제1 동작에서의 테스트 프로그램의 입력 시와, 상기 제3 동작에서의 상기 양부 판정 결과의 출력 시에 이용되는 클럭은, 상기 제2 동작에서의 클럭 신호와는 달리, 주파수가 낮게 되는 반도체 장치의 테스트 방법.
  17. 제16항에 있어서,
    상기 공통 기판의 상기 제1 반도체 칩과 제2 반도체 칩의 대응하는 단자끼리를 접속하는 내부 배선은, 상기 패키지에 의해 일체적으로 구성된 반도체 장치의 외부 단자에는 접속되지 않는 반도체 장치의 테스트 방법.
  18. 제17항에 있어서,
    상기 제1 반도체 칩은, 다이내믹형 RAM이며, 상기 제2 반도체 칩은, 상기 다이내믹형 RAM과 직접 접속 가능한 인터페이스 회로를 갖는 마이크로컴퓨터인 반도 체 장치의 테스트 방법.
  19. 제12항에 있어서,
    상기 제1 반도체 장치는, 상기 제1 메모리 회로를 갖는 제1 반도체 칩과, 이러한 제1 반도체 칩이 탑재되며 외부 단자가 땜납 볼로 구성된 제1 탑재 기판을 갖고, 상기 제2 반도체 장치는, 상기 제2 메모리 회로, 신호 처리 회로, 인터페이스 회로 및 유저 디버그용 인터페이스 회로를 갖는 제1 반도체 칩과, 이러한 제1 반도체 칩이 면 부착되고, 상기 제1 반도체 장치의 땜납 볼에 대응한 접속 전극과, 이러한 접속 전극을 통하여 상기 인터페이스 회로의 대응하는 전극끼리와 접속하는 접속 수단으로서의 내부 배선을 갖는 제2 탑재 기판을 갖고, 상기 제1 반도체 장치의 땜납 볼을, 상기 제2 반도체 장치의 상기 대응하는 접속 전극에 접속시켜 1개의 반도체 장치로서 일체적으로 조립되는 반도체 장치의 테스트 방법.
  20. 제19항에 있어서,
    상기 제2 반도체 칩은, 자기 진단 회로를 내장하고, 상기 제1 동작은, 상기 제2 반도체 칩을 리세트 홀드 상태로 하고, 상기 테스트 장치로부터 상기 자기 진단 회로에 설치된 메모리 회로에 테스트 프로그램의 입력을 가능하게 하는 프로그램의 기입을 행하는 제1 스텝과, 상기 프로그램에 따라서 상기 테스트 프로그램을 상기 제2 메모리 회로에 기입하는 제2 스텝을 갖는 반도체 장치의 테스트 방법.
  21. 제20항에 있어서,
    상기 시험용 기판은, 복수의 상기 반도체 장치가 탑재 가능한 복수의 소켓을 갖고, 1개의 발진 회로에서 형성된 클럭은 상기 복수의 소켓에 각각 장착된 상기 반도체 장치에 공통으로 공급되고, 상기 제1 동작에서는, 상기 복수의 반도체 장치에 대해 패러럴로 테스트 프로그램이 기입되고, 상기 제3 동작에서는, 테스트 장치와 1개의 반도체 장치 사이에서 순차적으로 양부 판정 결과의 출력이 행해지는 반도체 장치의 테스트 방법.
  22. 제21항에 있어서,
    상기 유저 디버그용 인터페이스 회로는, JTAG 준거의 인터페이스 회로이며, 상기 제1 동작에서의 테스트 프로그램의 입력 시와, 상기 제3 동작에서의 상기 양부 판정 결과의 출력 시에 이용되는 클럭은, 상기 제2 동작에서의 클럭 신호와는 달리, 주파수가 낮게 되는 반도체 장치의 테스트 방법.
  23. 제22항에 있어서,
    상기 제2 탑재 기판의 상기 제1 반도체 칩과 제2 반도체 칩의 대응하는 단자끼리를 접속하는 내부 배선은, 상기 일체적으로 구성된 반도체 장치의 외부 단자에는 접속되지 않는 반도체 장치의 테스트 방법.
  24. 제1 반도체 장치 및 제2 반도체 장치의 대응하는 단자끼리가 서로 접속되어 일체적으로 구성되고, 상기 제1 반도체 장치는, 제1 메모리 회로를 갖고, 상기 제2 반도체 장치는, 제2 메모리 회로, 프로그램에 따른 신호 처리 동작을 행하는 신호 처리 회로, 상기 제1 메모리 회로와의 접속이 가능한 인터페이스 회로 및 유저 디버그용 인터페이스 회로를 갖고, 상기 유저 디버그용 인터페이스 회로를 이용하여 상기 제2 메모리 회로에 상기 제1 메모리 회로의 메모리 테스트 프로그램의 저장이 가능하게 되고, 외부 단자는, 상기 제1 반도체 장치의 제1 메모리 회로를 직접적으로 액세스하는 외부 단자를 갖지 않는 반도체 장치.
  25. 제24항에 있어서,
    상기 제1 반도체 장치는, 제1 반도체 칩이며, 상기 제2 반도체 장치는, 제2 반도체 칩이며, 상기 제1 반도체 칩과 제2 반도체 칩은, 상기 대응하는 단자끼리를 서로 접속하는 내부 배선을 갖는 공통 기판에 탑재되어 일체적으로 패키지되는 반도체 장치.
  26. 제25항에 있어서,
    상기 유저 디버그용 인터페이스 회로는, JTAG 준거의 인터페이스 회로인 반도체 장치.
  27. 제24항에 있어서,
    상기 제1 반도체 장치는, 상기 제1 메모리 회로를 갖는 제1 반도체 칩과, 이 러한 제1 반도체 칩이 탑재되며 외부 단자가 땜납 볼로 구성된 제1 탑재 기판을 갖고, 상기 제2 반도체 장치는, 상기 제2 메모리 회로, 신호 처리 회로, 인터페이스 회로 및 유저 디버그용 인터페이스 회로를 갖는 제1 반도체 칩과, 이러한 제1 반도체 칩이 면 부착되고, 상기 제1 반도체 장치의 땜납 볼에 대응한 접속 전극과, 이러한 접속 전극을 통하여 상기 인터페이스 회로의 대응하는 전극끼리와 접속하는 접속 수단으로서의 내부 배선을 갖는 제2 탑재 기판을 갖고, 상기 제1 반도체 장치의 땜납 볼을, 상기 제2 반도체 장치의 상기 대응하는 접속 전극에 접속시켜 1개의 반도체 장치로서 일체적으로 조립되는 반도체 장치.
  28. 제27항에 있어서,
    상기 유저 디버그용 인터페이스 회로는, JTAG 준거의 인터페이스 회로인 반도체 장치.
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