JPH06186302A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06186302A JPH06186302A JP4355627A JP35562792A JPH06186302A JP H06186302 A JPH06186302 A JP H06186302A JP 4355627 A JP4355627 A JP 4355627A JP 35562792 A JP35562792 A JP 35562792A JP H06186302 A JPH06186302 A JP H06186302A
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- circuit
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Abstract
(57)【要約】
【目的】 半導体装置本体とリードとの接続や、リード
と回路基板との接続のオープン／ショートの異常を安価
に、かつ容易に確認できるようにする。 【構成】 テストパターン信号発生回路１８から出力さ
れたテストパターン信号を半導体装置本体２の外部に導
出した後で、上記半導体装置本体２の内部に再び導入し
て比較手段９に与えるとともに、上記外部に導出した信
号と同じ信号を、上記半導体装置本体２の外部に導出す
ることなく上記比較手段９に直接与えて、これらの信号
の一致／不一致を検出することで、上記半導体装置本体
２と外部回路とを接続するリードのオープン／ショート
状態の異常、および上記リードと基板との間におけるオ
ープン／ショート状態の異常を検出し、半導体装置に関
わる導通状態の良否の判定を行うことができるようにす
る。
と回路基板との接続のオープン／ショートの異常を安価
に、かつ容易に確認できるようにする。 【構成】 テストパターン信号発生回路１８から出力さ
れたテストパターン信号を半導体装置本体２の外部に導
出した後で、上記半導体装置本体２の内部に再び導入し
て比較手段９に与えるとともに、上記外部に導出した信
号と同じ信号を、上記半導体装置本体２の外部に導出す
ることなく上記比較手段９に直接与えて、これらの信号
の一致／不一致を検出することで、上記半導体装置本体
２と外部回路とを接続するリードのオープン／ショート
状態の異常、および上記リードと基板との間におけるオ
ープン／ショート状態の異常を検出し、半導体装置に関
わる導通状態の良否の判定を行うことができるようにす
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特
に、リードに関わる導通状態を確認する機能を有する半
導体装置に関する。
に、リードに関わる導通状態を確認する機能を有する半
導体装置に関する。
【０００２】
【従来の技術】周知の通り、半導体装置を回路基板に実
装した場合に、上記半導体装置本体と外部回路とを接続
しているリードのオープン／ショート状態や、上記リー
ドと回路基板との間のオープン／ショート状態の可否を
チェックすることが要求されることがある。
装した場合に、上記半導体装置本体と外部回路とを接続
しているリードのオープン／ショート状態や、上記リー
ドと回路基板との間のオープン／ショート状態の可否を
チェックすることが要求されることがある。
【０００３】このような場合、従来は図６に示すよう
に、基板テスターと呼ばれる装置を用いて上記半導体装
置本体とリードとの間の接続（ＩＬＢ）や、上記リード
と回路基板との間の接続（ＯＬＢ）をチェックしてい
た。
に、基板テスターと呼ばれる装置を用いて上記半導体装
置本体とリードとの間の接続（ＩＬＢ）や、上記リード
と回路基板との間の接続（ＯＬＢ）をチェックしてい
た。
【０００４】すなわち、図６において２０は被テスト基
板であり、この上にリードのオープン／ショート状態が
チェックされる半導体装置（図示せず）が実装されてい
る。次いで、２１は上記被テスト基板２０に所定のデジ
タル信号パターンを出力したり、被テスト基板２０から
出力される信号と期待値とを照合する基板テスターであ
り、２２は上記基板テスター２１と被テスト基板２０を
接続するための接続治具である。
板であり、この上にリードのオープン／ショート状態が
チェックされる半導体装置（図示せず）が実装されてい
る。次いで、２１は上記被テスト基板２０に所定のデジ
タル信号パターンを出力したり、被テスト基板２０から
出力される信号と期待値とを照合する基板テスターであ
り、２２は上記基板テスター２１と被テスト基板２０を
接続するための接続治具である。
【０００５】上記構成において、上記基板テスター２１
内には入力値用メモリおよび期待値用メモリ（共に図示
せず）が設けられている。そして、上記入力値用メモリ
の中に、被テスト基板２０上のＬＳＩなどの半導体装置
本体とリードとの間の接続状態や上記リードと回路基板
との接続状態を検査したり、或いは、オープン／ショー
ト等の接続異常の位置等を検出するためのデジタル信号
パターン（以下、入力値）が格納されている。
内には入力値用メモリおよび期待値用メモリ（共に図示
せず）が設けられている。そして、上記入力値用メモリ
の中に、被テスト基板２０上のＬＳＩなどの半導体装置
本体とリードとの間の接続状態や上記リードと回路基板
との接続状態を検査したり、或いは、オープン／ショー
ト等の接続異常の位置等を検出するためのデジタル信号
パターン（以下、入力値）が格納されている。
【０００６】一方、上記期待値用メモリには、上記基板
テスター２１が上記デジタル信号パターンを出力したと
きに、上記被テスト基板２０上に実装されている半導体
装置の接続に関し、オープン／ショート等の接続異常が
なくて正しく実装されていた場合にのみ、上記被テスト
基板２０から得られるデジタル信号パターン（以下、期
待値）が格納されている。
テスター２１が上記デジタル信号パターンを出力したと
きに、上記被テスト基板２０上に実装されている半導体
装置の接続に関し、オープン／ショート等の接続異常が
なくて正しく実装されていた場合にのみ、上記被テスト
基板２０から得られるデジタル信号パターン（以下、期
待値）が格納されている。
【０００７】また、上記接続治具２２は、上記被テスト
基板２０上の任意の位置に、基板テスター２１との入出
力点が設定されている治具であり、上記被テスト基板２
０をこの接続治具２２上に載せるだけで、上記基板テス
ター２１との接続を容易に行うことができるようになっ
ている。
基板２０上の任意の位置に、基板テスター２１との入出
力点が設定されている治具であり、上記被テスト基板２
０をこの接続治具２２上に載せるだけで、上記基板テス
ター２１との接続を容易に行うことができるようになっ
ている。
【０００８】このような構成において、上記基板テスタ
ー２１は接続治具２２を通じて被テスト基板２０に上記
入力値を印加する。これにより、一定時間（一定のクロ
ックパルス数に相当する時間）が経過すると、上記被テ
スト基板２０からは上記接続治具２２を通じてデジタル
信号パターンが得られる。
ー２１は接続治具２２を通じて被テスト基板２０に上記
入力値を印加する。これにより、一定時間（一定のクロ
ックパルス数に相当する時間）が経過すると、上記被テ
スト基板２０からは上記接続治具２２を通じてデジタル
信号パターンが得られる。
【０００９】上記基板テスター２１は、この被テスト基
板２０から出力される値と、上記期待値用メモリに格納
されている値とを比較照合することにより、半導体装置
本体とリードとの間の接続のオープン／ショートの有無
や、リードと回路基板との接続のオープン／ショートの
有無、および接続異常が生じている位置等を確認するよ
うにしている。
板２０から出力される値と、上記期待値用メモリに格納
されている値とを比較照合することにより、半導体装置
本体とリードとの間の接続のオープン／ショートの有無
や、リードと回路基板との接続のオープン／ショートの
有無、および接続異常が生じている位置等を確認するよ
うにしている。
【００１０】
【発明が解決しようとする課題】従来は、半導体装置本
体とリードとの間の接続、およびリードと回路基板との
接続におけるオープン／ショートを確認するのに、上述
のように高価な基板テスターが必要であった。また、上
記基板テスター２１内に設定する入力値パターンや、期
待値パターンを作成するには膨大な労力と時間が必要で
あった。
体とリードとの間の接続、およびリードと回路基板との
接続におけるオープン／ショートを確認するのに、上述
のように高価な基板テスターが必要であった。また、上
記基板テスター２１内に設定する入力値パターンや、期
待値パターンを作成するには膨大な労力と時間が必要で
あった。
【００１１】更に、上記接続治具２２は被テスト基板２
０の種類毎に製作する必要があるが、上記被テスト基板
２０はその種類が多数あるので、接続治具２２を多数容
易しておかなければならなかった。このため、接続治具
２２を製作するのにも多くの費用がかかるとともに、大
量に製作した接続治具２２を収納保管するのが面倒であ
るという問題があった。
０の種類毎に製作する必要があるが、上記被テスト基板
２０はその種類が多数あるので、接続治具２２を多数容
易しておかなければならなかった。このため、接続治具
２２を製作するのにも多くの費用がかかるとともに、大
量に製作した接続治具２２を収納保管するのが面倒であ
るという問題があった。
【００１２】本発明は上述の問題点にかんがみ、半導体
装置本体とリードとの接続や、リードと回路基板との接
続のオープン／ショートを安価に、かつ容易に確認でき
るようにすることを目的とする。
装置本体とリードとの接続や、リードと回路基板との接
続のオープン／ショートを安価に、かつ容易に確認でき
るようにすることを目的とする。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
半導体装置本体と外部回路とを接続するリードのオープ
ン／ショート状態、および上記リードと基板との間にお
けるオープン／ショート状態を確認するために用いられ
るテストパターン信号を発生させるテストパターン信号
発生回路と、上記テストパターン信号発生回路から出力
されるテストパターン信号を半導体装置の外部に導出す
るための第１のバスと、上記第１のバスを介して外部に
導出された上記テストパターン信号を半導体装置の内部
に再び導入するための第２のバスと、上記第２のバスを
介して半導体装置の内部に導入された上記テストパター
ン信号と上記テストパターン信号発生回路から与えられ
るテストパターン信号とを比較し、これらの一致／不一
致を検出する比較手段と、上記テストパターン信号発生
回路から出力されるテストパターン信号、または半導体
装置本体内に設けられている通常時動作回路からの信号
の何方かを選択して外部に出力する選択回路とを具備し
ている。
半導体装置本体と外部回路とを接続するリードのオープ
ン／ショート状態、および上記リードと基板との間にお
けるオープン／ショート状態を確認するために用いられ
るテストパターン信号を発生させるテストパターン信号
発生回路と、上記テストパターン信号発生回路から出力
されるテストパターン信号を半導体装置の外部に導出す
るための第１のバスと、上記第１のバスを介して外部に
導出された上記テストパターン信号を半導体装置の内部
に再び導入するための第２のバスと、上記第２のバスを
介して半導体装置の内部に導入された上記テストパター
ン信号と上記テストパターン信号発生回路から与えられ
るテストパターン信号とを比較し、これらの一致／不一
致を検出する比較手段と、上記テストパターン信号発生
回路から出力されるテストパターン信号、または半導体
装置本体内に設けられている通常時動作回路からの信号
の何方かを選択して外部に出力する選択回路とを具備し
ている。
【００１４】また、本発明の他の特徴とするところは、
半導体装置本体と外部回路とを接続するリードのオープ
ン／ショート状態、および上記リードと基板との間にお
けるオープン／ショート状態を確認するために用いられ
るテストパターン信号を半導体装置本体内に導入するた
めのパターン信号導入用バスと、上記パターン信号導入
用バスを介して入力されたテストパターン信号、または
半導体装置本体内に設けられている通常時動作回路から
の信号の何方かを選択して外部に出力する選択回路と、
上記選択回路によって選択された信号を半導体装置本体
の外部に導出するためのパターン信号導出用バスとを具
備している。
半導体装置本体と外部回路とを接続するリードのオープ
ン／ショート状態、および上記リードと基板との間にお
けるオープン／ショート状態を確認するために用いられ
るテストパターン信号を半導体装置本体内に導入するた
めのパターン信号導入用バスと、上記パターン信号導入
用バスを介して入力されたテストパターン信号、または
半導体装置本体内に設けられている通常時動作回路から
の信号の何方かを選択して外部に出力する選択回路と、
上記選択回路によって選択された信号を半導体装置本体
の外部に導出するためのパターン信号導出用バスとを具
備している。
【００１５】
【作用】テストモードには、テストパターン信号発生回
路から出力された信号を半導体装置本体の外部に導出
し、これを上記半導体装置本体の内部に再び導入して比
較手段に与えるとともに、上記外部に導出した信号と同
じ信号を、上記比較手段に直接与えて比較し、これらの
両信号の一致／不一致を検出すると、半導体装置本体と
外部回路とを接続するリードのオープン／ショート状
態、および上記リードと基板との間におけるオープン／
ショート状態に異常が生じていなければ上記比較結果が
一致するが、異常が生じていれば、上記比較結果が不一
致となるので、上記比較結果で半田付けの良否の判定を
行うことが可能となる。
路から出力された信号を半導体装置本体の外部に導出
し、これを上記半導体装置本体の内部に再び導入して比
較手段に与えるとともに、上記外部に導出した信号と同
じ信号を、上記比較手段に直接与えて比較し、これらの
両信号の一致／不一致を検出すると、半導体装置本体と
外部回路とを接続するリードのオープン／ショート状
態、および上記リードと基板との間におけるオープン／
ショート状態に異常が生じていなければ上記比較結果が
一致するが、異常が生じていれば、上記比較結果が不一
致となるので、上記比較結果で半田付けの良否の判定を
行うことが可能となる。
【００１６】
【実施例】図１は、本発明の半導体装置の第１の実施例
を示す機能構成図である。図１から明らかなように、本
実施例の半導体装置は、テストパターン信号発生回路１
８と、第１のバス６と、第２のバス７と、比較手段１２
と、内部バス１５および選択回路９とを具備している。
を示す機能構成図である。図１から明らかなように、本
実施例の半導体装置は、テストパターン信号発生回路１
８と、第１のバス６と、第２のバス７と、比較手段１２
と、内部バス１５および選択回路９とを具備している。
【００１７】テストパターン信号発生回路１８は、半導
体装置本体２と外部回路（図示せず）とを接続するリー
ドのオープン／ショート状態や、上記リードと被テスト
基板１との間におけるオープン／ショート状態を確認す
るためのテストパターン信号を発生させるものである。
体装置本体２と外部回路（図示せず）とを接続するリー
ドのオープン／ショート状態や、上記リードと被テスト
基板１との間におけるオープン／ショート状態を確認す
るためのテストパターン信号を発生させるものである。
【００１８】また、第１のバス６はテストパターン信号
発生回路１８から出力されるテストパターン信号を半導
体装置本体２の外部に導出するためのものである。ま
た、第２のバス７は、第１のバス６を介して半導体装置
本体２の外部に導出されたテストパターン信号を半導体
装置２の内部に再び導入するためのものである。
発生回路１８から出力されるテストパターン信号を半導
体装置本体２の外部に導出するためのものである。ま
た、第２のバス７は、第１のバス６を介して半導体装置
本体２の外部に導出されたテストパターン信号を半導体
装置２の内部に再び導入するためのものである。
【００１９】比較手段１２は、第２のバス７を介して半
導体装置本体２の内部に導入されるテストパターン信号
と、内部バス１５を介してテストパターン信号発生回路
１８から直接与えられるテストパターン信号とを比較
し、これらの両信号の一致／不一致を検出する。
導体装置本体２の内部に導入されるテストパターン信号
と、内部バス１５を介してテストパターン信号発生回路
１８から直接与えられるテストパターン信号とを比較
し、これらの両信号の一致／不一致を検出する。
【００２０】また、選択回路（セレクタ）９は、上記テ
ストパターン信号発生回路１８から出力されるテストパ
ターン信号、または半導体装置本体２内に設けられてい
る通常時動作回路１３から出力される信号の何方かを選
択して半導体装置本体２の外部に出力するために設けら
れているものである。
ストパターン信号発生回路１８から出力されるテストパ
ターン信号、または半導体装置本体２内に設けられてい
る通常時動作回路１３から出力される信号の何方かを選
択して半導体装置本体２の外部に出力するために設けら
れているものである。
【００２１】次に、図２の構成図に従って本発明の半導
体装置の第２実施例を説明する。図２に示したように、
本実施例の半導体装置３は通常時動作回路１６、選択回
路１７、パターン信号導出用バス３ａ、およびパターン
信号導入用バス３ｂとにより構成されている。
体装置の第２実施例を説明する。図２に示したように、
本実施例の半導体装置３は通常時動作回路１６、選択回
路１７、パターン信号導出用バス３ａ、およびパターン
信号導入用バス３ｂとにより構成されている。
【００２２】パターン信号導入用バス３ｂは、半導体装
置本体３と外部回路とを接続するリードのオープン／シ
ョート状態、および上記リードと基板との間におけるオ
ープン／ショート状態を確認するために用いられるテス
トパターン信号を半導体装置本体３内に導入するために
設けられているものである。
置本体３と外部回路とを接続するリードのオープン／シ
ョート状態、および上記リードと基板との間におけるオ
ープン／ショート状態を確認するために用いられるテス
トパターン信号を半導体装置本体３内に導入するために
設けられているものである。
【００２３】パターン信号導入用バス３ｂを介して入力
されたテストパターン信号は、選択回路１７に与えられ
る。この選択回路１７は、パターン信号導入用バス３ｂ
を介して入力されたテストパターン信号と、半導体装置
本体２内に設けられている通常時動作回路１６から与え
られる信号の何方かを選択し、パターン信号導出用バス
３ａを介して半導体装置３の外部に出力する。
されたテストパターン信号は、選択回路１７に与えられ
る。この選択回路１７は、パターン信号導入用バス３ｂ
を介して入力されたテストパターン信号と、半導体装置
本体２内に設けられている通常時動作回路１６から与え
られる信号の何方かを選択し、パターン信号導出用バス
３ａを介して半導体装置３の外部に出力する。
【００２４】次に、被テスト基板１上に２個の半導体装
置（ＬＳＩ）を実装した場合の本発明の実施例を、図３
の配置説明図を参照して詳述する。図３から明らかなよ
うに、この例においては被テスト基板１上に、第１の半
導体装置２（ＬＳＩ−１）と第２の半導体装置３（ＬＳ
Ｉ−２）の２個の半導体装置と、これらの半導体装置
２、３にクロック信号８を供給する発振子４を実装して
いる。なお、以上の部品は不図示の電源と、不図示のコ
ネクタ等や基板上の導体パターンを介して接続されてい
る。
置（ＬＳＩ）を実装した場合の本発明の実施例を、図３
の配置説明図を参照して詳述する。図３から明らかなよ
うに、この例においては被テスト基板１上に、第１の半
導体装置２（ＬＳＩ−１）と第２の半導体装置３（ＬＳ
Ｉ−２）の２個の半導体装置と、これらの半導体装置
２、３にクロック信号８を供給する発振子４を実装して
いる。なお、以上の部品は不図示の電源と、不図示のコ
ネクタ等や基板上の導体パターンを介して接続されてい
る。
【００２５】第１の半導体装置２および第２の半導体装
置３は、半導体装置本体とリードとの接続、リードと回
路基板との接続のオープン／ショートを確認するモード
（以下、テストモード）に内部回路を切り換えるための
端子（図示せず）を有し、その端子がスイッチ５等によ
り接地ＧＮＤに接続された時、テストモードに切り換わ
るように構成されている。
置３は、半導体装置本体とリードとの接続、リードと回
路基板との接続のオープン／ショートを確認するモード
（以下、テストモード）に内部回路を切り換えるための
端子（図示せず）を有し、その端子がスイッチ５等によ
り接地ＧＮＤに接続された時、テストモードに切り換わ
るように構成されている。
【００２６】次に、図４に従って半導体装置の配置の変
形例を説明する。図３に示した例は、第１の半導体装置
２および第２の半導体装置３をそれぞれ１個づつ被テス
ト基板１上に配設した例を示した。それに対し、この図
４に示した例では、第１の半導体装置２を１個、第２の
半導体装置３を複数個（図の例では４個）配設し、これ
らの半導体装置をバス３０を介して閉ループに接続して
いる。
形例を説明する。図３に示した例は、第１の半導体装置
２および第２の半導体装置３をそれぞれ１個づつ被テス
ト基板１上に配設した例を示した。それに対し、この図
４に示した例では、第１の半導体装置２を１個、第２の
半導体装置３を複数個（図の例では４個）配設し、これ
らの半導体装置をバス３０を介して閉ループに接続して
いる。
【００２７】このように配設することにより、半田付け
の良否をチェックする機能に関して構成が複雑な第１の
半導体装置２の数を減らしてすことができる。なお、こ
のような接続を行っても、それに合ったテストパターン
信号を用いることにより、オープン／ショート状態の異
常が生じている半導体装置や、その異常が生じている位
置等を特定することができる。
の良否をチェックする機能に関して構成が複雑な第１の
半導体装置２の数を減らしてすことができる。なお、こ
のような接続を行っても、それに合ったテストパターン
信号を用いることにより、オープン／ショート状態の異
常が生じている半導体装置や、その異常が生じている位
置等を特定することができる。
【００２８】図５は、第１の半導体装置２および第２の
半導体装置３の内部に組み込む回路の一例を示してい
る。図５において、第１のバス６は、テストモード時に
第１の半導体装置２より出力され、第２の半導体装置３
に入力される信号線の集合を示している。
半導体装置３の内部に組み込む回路の一例を示してい
る。図５において、第１のバス６は、テストモード時に
第１の半導体装置２より出力され、第２の半導体装置３
に入力される信号線の集合を示している。
【００２９】また、第２のバス７は、テストモード時に
第２の半導体装置３より出力され、第１の半導体装置２
に入力される信号線の集合である。また、本実施例で
は、説明上、第１のバス６の信号線数と第２のバス７の
信号線数は等しいものとする。更に、第１の半導体装置
２および第２の半導体装置３において、第１のバス６、
第２のバス７により接続されている各端子対は、テスト
モード時、通常動作時の両方において、問題が生じない
ように接続されているものとする。
第２の半導体装置３より出力され、第１の半導体装置２
に入力される信号線の集合である。また、本実施例で
は、説明上、第１のバス６の信号線数と第２のバス７の
信号線数は等しいものとする。更に、第１の半導体装置
２および第２の半導体装置３において、第１のバス６、
第２のバス７により接続されている各端子対は、テスト
モード時、通常動作時の両方において、問題が生じない
ように接続されているものとする。
【００３０】図の回路において、発振子４から供給され
るクロック信号８は、Ｄタイプ・フリップフロップ（以
下、ＤＦＦ）１１、１０、１４、テストパターン発生回
路１８、通常時動作回路１３、１６にそれぞれ供給され
る。
るクロック信号８は、Ｄタイプ・フリップフロップ（以
下、ＤＦＦ）１１、１０、１４、テストパターン発生回
路１８、通常時動作回路１３、１６にそれぞれ供給され
る。
【００３１】したがって、これらの回路１１、１０、１
４、１８、１３、１６は、クロック信号８に同期して動
作する。これらの回路のうち、テストパターン発生回路
１８はカウンタ等により構成され、テストモード時のみ
動作して、セレクタ９、第１のバス６にオープン／ショ
ートを確認するに十分なテストパターンを出力する。
４、１８、１３、１６は、クロック信号８に同期して動
作する。これらの回路のうち、テストパターン発生回路
１８はカウンタ等により構成され、テストモード時のみ
動作して、セレクタ９、第１のバス６にオープン／ショ
ートを確認するに十分なテストパターンを出力する。
【００３２】そして、セレクタ９はテストモード時に
は、テストパターン発生回路１８の出力を第１のバス６
に出力し、通常動作時には、通常時動作回路１３の出力
を第１のバス６に出力する。
は、テストパターン発生回路１８の出力を第１のバス６
に出力し、通常動作時には、通常時動作回路１３の出力
を第１のバス６に出力する。
【００３３】ＤＦＦ１１は、第２のバス７の信号線数ビ
ットあり、第２のバス７の信号をクロック信号８に同期
して取り込み、比較器１２に出力する。ＤＦＦ１０は、
内部バス１５の信号線数ビットあり、内部バス１５の信
号をクロック信号８に同期して取り込み、比較器１２に
出力する。
ットあり、第２のバス７の信号をクロック信号８に同期
して取り込み、比較器１２に出力する。ＤＦＦ１０は、
内部バス１５の信号線数ビットあり、内部バス１５の信
号をクロック信号８に同期して取り込み、比較器１２に
出力する。
【００３４】比較器１２は、ＤＦＦ１１、１０からそれ
ぞれ与えられる信号を比較し、不一致の場合、エラー信
号をＤＦＦ１４に出力する。ＤＦＦ１４は、比較器１２
から出力されるエラー信号をテストモード時にのみクロ
ック信号８に同期して取り込み、第１の半導体装置２の
外部にエラー信号１９として出力する。
ぞれ与えられる信号を比較し、不一致の場合、エラー信
号をＤＦＦ１４に出力する。ＤＦＦ１４は、比較器１２
から出力されるエラー信号をテストモード時にのみクロ
ック信号８に同期して取り込み、第１の半導体装置２の
外部にエラー信号１９として出力する。
【００３５】一方、第２の半導体装置３の内部に設けら
れているセレクタ１７は、テストモード時には、第１の
バス６を介して入力された信号を、第２のバス７に直接
出力する。また、通常動作時には、通常時動作回路１６
の出力を第２のバス７に出力するように動作する。
れているセレクタ１７は、テストモード時には、第１の
バス６を介して入力された信号を、第２のバス７に直接
出力する。また、通常動作時には、通常時動作回路１６
の出力を第２のバス７に出力するように動作する。
【００３６】以上の構成において、テストモード時に
は、テストパターン発生回路１８の出力は、セレクタ
９、第１の半導体装置２における半導体装置本体とリー
ドとの接続、リードと回路基板との接続を介し、第１の
バス６を通り、更に、第２の半導体装置３における半導
体装置本体とリードとの接続、リードと回路基板との接
続とセレクタ１７を介して第２のバス７を通り、再び、
第１の半導体装置２の半導体装置本体とリードとの接
続、リードと回路基板との接続とＤＦＦ１１を介して、
比較器１２の一方の入力に戻ってくる。この経路を第１
の経路とする。
は、テストパターン発生回路１８の出力は、セレクタ
９、第１の半導体装置２における半導体装置本体とリー
ドとの接続、リードと回路基板との接続を介し、第１の
バス６を通り、更に、第２の半導体装置３における半導
体装置本体とリードとの接続、リードと回路基板との接
続とセレクタ１７を介して第２のバス７を通り、再び、
第１の半導体装置２の半導体装置本体とリードとの接
続、リードと回路基板との接続とＤＦＦ１１を介して、
比較器１２の一方の入力に戻ってくる。この経路を第１
の経路とする。
【００３７】比較器１２のもう一方の入力には、テスト
パターン発生回路１８より、第１の半導体装置２の内部
配線とＤＦＦ１０を介した信号が入力される。この経路
を第２の経路とする。ここで、第１の経路は第１の半導
体装置２、第２の半導体装置３における半導体装置本体
とリードとの接続、リードと回路基板との接続を経由す
るが、第２の経路は経由しない。
パターン発生回路１８より、第１の半導体装置２の内部
配線とＤＦＦ１０を介した信号が入力される。この経路
を第２の経路とする。ここで、第１の経路は第１の半導
体装置２、第２の半導体装置３における半導体装置本体
とリードとの接続、リードと回路基板との接続を経由す
るが、第２の経路は経由しない。
【００３８】また、第１の経路および第２の経路ともテ
ストパターン信号の出力元はテストパターン発生回路１
８であるから、第１の半導体装置２および第２の半導体
装置３における半導体装置本体とリードとの接続、リー
ドと回路基板との接続に生じるオープン／ショート等の
異常は、第１の経路と第２の経路の信号を比較器１２で
比較することにより、容易に発見することができる。
ストパターン信号の出力元はテストパターン発生回路１
８であるから、第１の半導体装置２および第２の半導体
装置３における半導体装置本体とリードとの接続、リー
ドと回路基板との接続に生じるオープン／ショート等の
異常は、第１の経路と第２の経路の信号を比較器１２で
比較することにより、容易に発見することができる。
【００３９】このように、上述のような回路を第１の半
導体装置２、第２の半導体装置３の内部に付加すれば、
テストモード状態にするだけで、半導体装置本体とリー
ドとの接続、リードと回路基板との接続のオープン／シ
ョート状態の接続異常を容易に確認することができる。
導体装置２、第２の半導体装置３の内部に付加すれば、
テストモード状態にするだけで、半導体装置本体とリー
ドとの接続、リードと回路基板との接続のオープン／シ
ョート状態の接続異常を容易に確認することができる。
【００４０】また、テストモード状態になった後、何ク
ロック後にエラー信号が出力されたかを記録すれば、そ
のクロックに対応するテストパターン発生回路１８が出
力したパターンを照合すると、どの信号線上にエラーが
生じたのかを容易に知ることが可能である。
ロック後にエラー信号が出力されたかを記録すれば、そ
のクロックに対応するテストパターン発生回路１８が出
力したパターンを照合すると、どの信号線上にエラーが
生じたのかを容易に知ることが可能である。
【００４１】
【発明の効果】本発明は上述したように、導通に関する
自己診断機能を半導体装置の内部に設けたので、上記半
導体装置をテストモード状態にするだけで、上記半導体
装置に取付けられているリードの接続状態に関し、オー
プン／ショート状態の異常を容易に確認することができ
る。したがって、高価な基板テスターを使用することな
く上記半導体装置に関する接続状態の良否を判定するこ
とができる。
自己診断機能を半導体装置の内部に設けたので、上記半
導体装置をテストモード状態にするだけで、上記半導体
装置に取付けられているリードの接続状態に関し、オー
プン／ショート状態の異常を容易に確認することができ
る。したがって、高価な基板テスターを使用することな
く上記半導体装置に関する接続状態の良否を判定するこ
とができる。
【図１】本発明の半導体装置の第１の実施例を示す機能
構成図である。
構成図である。
【図２】本発明の半導体装置の第２の実施例を示す機能
構成図である。
構成図である。
【図３】被テスト基板上に２個の半導体装置を実装した
場合の配置説明図である。
場合の配置説明図である。
【図４】半導体装置の配置の変形例を説明する図であ
る。
る。
【図５】第１の半導体装置および第２の半導体装置の内
部に組み込む回路の一例を示す図である。
部に組み込む回路の一例を示す図である。
【図６】基板テスターを用いて半導体装置本体とリード
との間の接続や、リードと回路基板との間の接続をチェ
ックする従来例を説明する図である。
との間の接続や、リードと回路基板との間の接続をチェ
ックする従来例を説明する図である。
１ 被テスト基板 ２ 第１の半導体装置 ３ 第２の半導体装置 ４ 発振子 ５ スイッチ ６ 第１のバス ７ 第２のバス ８ クロック信号 ９ 選択回路 １０ フリップフロップ回路 １１ フリップフロップ回路 １２ 比較回路 １３ 通常時動作回路 １４ フリップフロップ回路 １５ 内部バス １６ 通常時動作回路 １７ 選択回路 １８ テストパターン信号発生回路 １９ エラー信号
Claims (2)
- 【請求項１】 半導体装置本体と外部回路とを接続する
リードのオープン／ショート状態、および上記リードと
基板との間におけるオープン／ショート状態を確認する
ために用いられるテストパターン信号を発生させるテス
トパターン信号発生回路と、 上記テストパターン信号発生回路から出力されるテスト
パターン信号を半導体装置の外部に導出するための第１
のバスと、 上記第１のバスを介して外部に導出された上記テストパ
ターン信号を半導体装置の内部に再び導入するための第
２のバスと、 上記第２のバスを介して半導体装置の内部に導入された
上記テストパターン信号と上記テストパターン信号発生
回路から直接与えられるテストパターン信号とを比較
し、これらの一致／不一致を検出する比較手段と、 上記テストパターン信号発生回路から出力されるテスト
パターン信号、または半導体装置本体内に設けられてい
る通常時動作回路からの信号の何方かを選択して外部に
出力する選択回路とを具備することを特徴とする半導体
装置。 - 【請求項２】 半導体装置本体と外部回路とを接続する
リードのオープン／ショート状態、および上記リードと
基板との間におけるオープン／ショート状態を確認する
ために用いられるテストパターン信号を半導体装置本体
内に導入するためのパターン信号導入用バスと、 上記パターン信号導入用バスを介して入力されたテスト
パターン信号、または半導体装置本体内に設けられてい
る通常時動作回路からの信号の何方かを選択して外部に
出力する選択回路と、 上記選択回路によって選択された信号を半導体装置本体
の外部に導出するためのパターン信号導出用バスとを具
備することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4355627A JPH06186302A (ja) | 1992-12-18 | 1992-12-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4355627A JPH06186302A (ja) | 1992-12-18 | 1992-12-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06186302A true JPH06186302A (ja) | 1994-07-08 |
Family
ID=18444950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4355627A Withdrawn JPH06186302A (ja) | 1992-12-18 | 1992-12-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06186302A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998043101A1 (fr) * | 1997-03-21 | 1998-10-01 | Matsushita Electric Industrial Co., Ltd. | Bloc fonctionnel pour circuit integre, circuit integre a semiconducteur, procede d'inspection de circuits integres a semiconducteur, et procede de conception associe |
| JP2009016020A (ja) * | 2007-06-06 | 2009-01-22 | Renesas Technology Corp | 半導体装置と半導体装置の製造方法及びテスト方法 |
| KR101045036B1 (ko) * | 2007-04-09 | 2011-06-30 | 요코가와 덴키 가부시키가이샤 | Ｉｃ 테스터 |
-
1992
- 1992-12-18 JP JP4355627A patent/JPH06186302A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998043101A1 (fr) * | 1997-03-21 | 1998-10-01 | Matsushita Electric Industrial Co., Ltd. | Bloc fonctionnel pour circuit integre, circuit integre a semiconducteur, procede d'inspection de circuits integres a semiconducteur, et procede de conception associe |
| KR101045036B1 (ko) * | 2007-04-09 | 2011-06-30 | 요코가와 덴키 가부시키가이샤 | Ｉｃ 테스터 |
| JP2009016020A (ja) * | 2007-06-06 | 2009-01-22 | Renesas Technology Corp | 半導体装置と半導体装置の製造方法及びテスト方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |