JP2842839B2 - 半導体装置のバーンイン試験装置 - Google Patents
半導体装置のバーンイン試験装置Info
- Publication number
- JP2842839B2 JP2842839B2 JP13667096A JP13667096A JP2842839B2 JP 2842839 B2 JP2842839 B2 JP 2842839B2 JP 13667096 A JP13667096 A JP 13667096A JP 13667096 A JP13667096 A JP 13667096A JP 2842839 B2 JP2842839 B2 JP 2842839B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- signal
- circuit
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置のバーン
イン試験（以下、ＢＴと称す）装置に係わり、特に被試
験半導体装置が搭載されたＢＴ試験基板の接触不良等に
よって、外部から供給される試験信号が被試験半導体装
置に供給されず初期不良が除去されていないにもかから
ず、正常な試験が行なわれたものと判断してしまう状態
を防止した半導体装置のＢＴ装置に関する。
イン試験（以下、ＢＴと称す）装置に係わり、特に被試
験半導体装置が搭載されたＢＴ試験基板の接触不良等に
よって、外部から供給される試験信号が被試験半導体装
置に供給されず初期不良が除去されていないにもかから
ず、正常な試験が行なわれたものと判断してしまう状態
を防止した半導体装置のＢＴ装置に関する。
【０００２】
【従来の技術】一般に、半導体装置の初期不良を製造工
程で除去するためにＢＴ装置が使用されている。このＢ
Ｔ装置は、被試験半導体装置を複数個ＢＴ試験基板に搭
載し、これらの試験基板群を恒温試験槽に収容するとと
もに、この恒温試験槽内の半導体装置の信号入力端子は
全て試験基板内で電源電位に接続された状態で、高温試
験槽内を所定の高温度に維持した雰囲気中で所定時間連
続動作させることによって不良状態を加速した後に電気
的特性試験を実施し、被試験半導体装置の初期不良を除
去する装置である。
程で除去するためにＢＴ装置が使用されている。このＢ
Ｔ装置は、被試験半導体装置を複数個ＢＴ試験基板に搭
載し、これらの試験基板群を恒温試験槽に収容するとと
もに、この恒温試験槽内の半導体装置の信号入力端子は
全て試験基板内で電源電位に接続された状態で、高温試
験槽内を所定の高温度に維持した雰囲気中で所定時間連
続動作させることによって不良状態を加速した後に電気
的特性試験を実施し、被試験半導体装置の初期不良を除
去する装置である。
【０００３】このとき、被試験半導体装置の入力端子が
電源電位に固定されているから、半導体装置の内部回路
はある一定の動作に固定されたままの静的状態における
ＢＴ試験である。これに対し、被試験半導体装置の入力
端子に特定の試験信号を繰返し供給することによって被
試験半導体装置を動作状態にして試験することをダイナ
ミックＢＴと称している。
電源電位に固定されているから、半導体装置の内部回路
はある一定の動作に固定されたままの静的状態における
ＢＴ試験である。これに対し、被試験半導体装置の入力
端子に特定の試験信号を繰返し供給することによって被
試験半導体装置を動作状態にして試験することをダイナ
ミックＢＴと称している。
【０００４】この種のダイナミックＢＴ装置の一例の構
成をブロック図で示した図６を参照すると、このダイナ
ミックＢＴ装置は、恒温試験槽外に用意される試験装置
に内蔵されたドライバ回路部１と恒温試験槽内にセット
されるＢＴ試験基板３とを備え、このＢＴ試験基板３に
は被試験半導体装置２が複数個搭載され、これらの被試
験半導体装置２の信号入力端子にはドライバ回路部１か
ら出力される試験信号Ａが信号線１０１によって試験基
板内の各半導体装置２のそれぞれの入力端子に分配され
る。
成をブロック図で示した図６を参照すると、このダイナ
ミックＢＴ装置は、恒温試験槽外に用意される試験装置
に内蔵されたドライバ回路部１と恒温試験槽内にセット
されるＢＴ試験基板３とを備え、このＢＴ試験基板３に
は被試験半導体装置２が複数個搭載され、これらの被試
験半導体装置２の信号入力端子にはドライバ回路部１か
ら出力される試験信号Ａが信号線１０１によって試験基
板内の各半導体装置２のそれぞれの入力端子に分配され
る。
【０００５】このように配線された試験基板３を恒温試
験槽内にセットし、試験基板３に通電するとともに試験
信号Ａも供給する。さらに恒温試験槽内の温度を試験温
度に上昇させ、その温度を維持した状態で試験に定めら
れた期間放置する。この試験期間を経過した後に、恒温
試験槽から試験基板３を取り出し、さらに試験基板３の
ソケットから半導体装置２を取り出して、短時間内にＬ
ＳＩテスタ等により電気的特性試験が行なわれる。
験槽内にセットし、試験基板３に通電するとともに試験
信号Ａも供給する。さらに恒温試験槽内の温度を試験温
度に上昇させ、その温度を維持した状態で試験に定めら
れた期間放置する。この試験期間を経過した後に、恒温
試験槽から試験基板３を取り出し、さらに試験基板３の
ソケットから半導体装置２を取り出して、短時間内にＬ
ＳＩテスタ等により電気的特性試験が行なわれる。
【０００６】上述したダイナミックＢＴ装置の構成で
は、ドライバ回路部１は試験信号Ａを被試験半導体装置
２に供給するだけであるから、信号の流れはドライバー
回路１から試験基板３の一方向の流れのみである。した
がって、試験信号Ａが確実に伝達されたかどうかは確認
してはいないので、例えば、試験基板３の配線１０１が
切断されている場合、あるいは試験基板３の挿入ミス等
により、被試験半導体装置２に供給したはずの試験信号
Ａが実際には入力されないままの状態で、ＢＴが終了し
て初期不良の加速が実行さないことがある。
は、ドライバ回路部１は試験信号Ａを被試験半導体装置
２に供給するだけであるから、信号の流れはドライバー
回路１から試験基板３の一方向の流れのみである。した
がって、試験信号Ａが確実に伝達されたかどうかは確認
してはいないので、例えば、試験基板３の配線１０１が
切断されている場合、あるいは試験基板３の挿入ミス等
により、被試験半導体装置２に供給したはずの試験信号
Ａが実際には入力されないままの状態で、ＢＴが終了し
て初期不良の加速が実行さないことがある。
【０００７】
【発明が解決しようとする課題】しかし、上述したよう
に従来のダイナミックＢＴ装置では、ドライバ回路部１
は試験信号Ａを被試験半導体装置２に供給するだけであ
るから、ＢＴ試験基板３に試験信号Ａを供給する信号線
１０１が断線したり、試験基板３の挿入ミスがあって半
導体装置２の信号入力端子が論理レベルのロウレベルに
固定されている場合であっても、その異常状態を発見出
来る機能を備えていない。そのため、実際にはダイナミ
ックＢＴによる初期不良の加速が行なわれていないにも
かかわらず、ダイナミックＢＴが正常に終了したものと
してＢＴ後の電気的特性試験が行われるので、この特性
試験で良品と判定された半導体装置は初期不良の可能性
を含んだまま出荷されることがあった。
に従来のダイナミックＢＴ装置では、ドライバ回路部１
は試験信号Ａを被試験半導体装置２に供給するだけであ
るから、ＢＴ試験基板３に試験信号Ａを供給する信号線
１０１が断線したり、試験基板３の挿入ミスがあって半
導体装置２の信号入力端子が論理レベルのロウレベルに
固定されている場合であっても、その異常状態を発見出
来る機能を備えていない。そのため、実際にはダイナミ
ックＢＴによる初期不良の加速が行なわれていないにも
かかわらず、ダイナミックＢＴが正常に終了したものと
してＢＴ後の電気的特性試験が行われるので、この特性
試験で良品と判定された半導体装置は初期不良の可能性
を含んだまま出荷されることがあった。
【０００８】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、ダイナミックＢＴ装置におい
て、被試験半導体装置に供給される試験信号が正常に供
給されているか否かを検出する手段を有し、正常に供給
されていなければ試験を中断するための信号を出力して
試験信号の出力を遮断することで、初期不良の加速され
ない半導体装置が出荷されるのを防止し、信頼性の向上
を図ることにある。
みなされたものであり、ダイナミックＢＴ装置におい
て、被試験半導体装置に供給される試験信号が正常に供
給されているか否かを検出する手段を有し、正常に供給
されていなければ試験を中断するための信号を出力して
試験信号の出力を遮断することで、初期不良の加速され
ない半導体装置が出荷されるのを防止し、信頼性の向上
を図ることにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置のＢ
Ｔ装置の特徴は、半導体装置の初期不良を検出すために
前記半導体装置を複数個搭載した試験基板群とこれらの
試験基板群を収容する恒温試験槽とを有し、この恒温試
験槽内の前記半導体装置群に所定の試験信号を供給し所
定の高温度雰囲気中で所定時間連続動作させることによ
って不良状態を加速する半導体装置のバーンイン試験装
置において、前記試験信号を発生するとともにこの信号
を前記半導体装置群に供給するドライバ回路部と、この
ドライバ回路部から出力された直後の前記試験信号と前
記試験基板群にそれぞれ配線された試験信号配線を経由
して戻ってくることによって位相遅れが生じた周回試験
信号とを比較するセンス回路部と、この比較結果の不一
致信号を用いて前記ドライバ回路部の動作を停止させる
制御手段とを有することにある。
Ｔ装置の特徴は、半導体装置の初期不良を検出すために
前記半導体装置を複数個搭載した試験基板群とこれらの
試験基板群を収容する恒温試験槽とを有し、この恒温試
験槽内の前記半導体装置群に所定の試験信号を供給し所
定の高温度雰囲気中で所定時間連続動作させることによ
って不良状態を加速する半導体装置のバーンイン試験装
置において、前記試験信号を発生するとともにこの信号
を前記半導体装置群に供給するドライバ回路部と、この
ドライバ回路部から出力された直後の前記試験信号と前
記試験基板群にそれぞれ配線された試験信号配線を経由
して戻ってくることによって位相遅れが生じた周回試験
信号とを比較するセンス回路部と、この比較結果の不一
致信号を用いて前記ドライバ回路部の動作を停止させる
制御手段とを有することにある。
【００１０】また、前記制御手段は、あらかじめ定める
制御信号に応答して前記試験信号および前記周回試験信
号の各周期内の同一タイミングにおいてそれぞれの前記
試験信号の対応する論理レベルのハイレベルの一致を比
較し、一致していれば正常動作と判断して前記試験を続
行するための一方極性の信号を出力し、不一致ならば前
記試験基板群内のいずれかで試験信号配線が断線または
接地電位に短絡しているものとして前記試験を停止させ
るための他方極性の信号を出力するように構成する。
制御信号に応答して前記試験信号および前記周回試験信
号の各周期内の同一タイミングにおいてそれぞれの前記
試験信号の対応する論理レベルのハイレベルの一致を比
較し、一致していれば正常動作と判断して前記試験を続
行するための一方極性の信号を出力し、不一致ならば前
記試験基板群内のいずれかで試験信号配線が断線または
接地電位に短絡しているものとして前記試験を停止させ
るための他方極性の信号を出力するように構成する。
【００１１】さらに、前記制御手段は、前記制御信号の
反転信号に応答して前記試験信号および前記周回試験信
号の各周期内の同一タイミングにおいてそれぞれの前記
試験信号の対応するロウレベルの一致を比較し、一致し
ていれば正常動作と判断して前記試験を続行するための
一方極性の信号を出力し、不一致ならば前記試験基板群
内のいずれかで試験信号配線が電源電位に短絡している
ものとして前記試験を停止させるための他方極性の信号
を出力するように構成することもできる。
反転信号に応答して前記試験信号および前記周回試験信
号の各周期内の同一タイミングにおいてそれぞれの前記
試験信号の対応するロウレベルの一致を比較し、一致し
ていれば正常動作と判断して前記試験を続行するための
一方極性の信号を出力し、不一致ならば前記試験基板群
内のいずれかで試験信号配線が電源電位に短絡している
ものとして前記試験を停止させるための他方極性の信号
を出力するように構成することもできる。
【００１２】さらにまた、前記制御手段は、前記制御信
号を第１および第２の論理積回路のそれぞれの一方の入
力端に共通入力し前記第１の論理積回路の他方の入力端
には前記試験信号を、第２の論理積回路の他方の入力端
には前記周回試験信号をそれぞれ入力し、前記第１およ
び前記第２の論理積回路の出力を排他的論理和回路の２
入力端にそれぞれ入力するとともにこの排他的論理和出
力をラッチ回路のデータ入力端に入力し、かつこのラッ
チ回路の制御信号入力端には前記制御信号を入力し、そ
のラッチ出力を前記一方極性または前記他方極性の信号
とする。
号を第１および第２の論理積回路のそれぞれの一方の入
力端に共通入力し前記第１の論理積回路の他方の入力端
には前記試験信号を、第２の論理積回路の他方の入力端
には前記周回試験信号をそれぞれ入力し、前記第１およ
び前記第２の論理積回路の出力を排他的論理和回路の２
入力端にそれぞれ入力するとともにこの排他的論理和出
力をラッチ回路のデータ入力端に入力し、かつこのラッ
チ回路の制御信号入力端には前記制御信号を入力し、そ
のラッチ出力を前記一方極性または前記他方極性の信号
とする。
【００１３】また、前記制御手段は、前記制御信号を第
１および第２の論理積回路のそれぞれの一方の入力端に
共通入力し前記第１の論理積回路の他方端には前記試験
信号を、第２の論理積回路の他方の入力端には前記周回
試験信号をそれぞれ入力し、前記第１および前記第２の
論理積回路の出力を排他的論理和回路の２入力端にそれ
ぞれ入力するとともにこの排他的論理和出力をリセット
セット型フリップフロップ回路のセット端子に入力し、
かつリセット端子には前記第２の論理積回路出力を入力
し、このフリップフロップ回路出力を前記一方極性また
は前記他方極性の信号とすることもできる。
１および第２の論理積回路のそれぞれの一方の入力端に
共通入力し前記第１の論理積回路の他方端には前記試験
信号を、第２の論理積回路の他方の入力端には前記周回
試験信号をそれぞれ入力し、前記第１および前記第２の
論理積回路の出力を排他的論理和回路の２入力端にそれ
ぞれ入力するとともにこの排他的論理和出力をリセット
セット型フリップフロップ回路のセット端子に入力し、
かつリセット端子には前記第２の論理積回路出力を入力
し、このフリップフロップ回路出力を前記一方極性また
は前記他方極性の信号とすることもできる。
【００１４】
【発明の実施の形態】まず本発明の実施の形態を図面を
参照しながら説明する。
参照しながら説明する。
【００１５】図１は本発明の一実施の形態の構成を示す
ブロック図である。図１を参照すると、ダイナミックＢ
Ｔ試験を行なうための恒温試験槽の外部に試験信号Ａを
発生するドライバ回路部１と、被試験半導体装置２が複
数個搭載されたＢＴ試験基板３と、試験信号を比較して
その結果の信号をドライバ回路部１に一致不一致信号Ｂ
として出力するセンス回路部４とを備え、ドライバ回路
部１の出力端ＯＵＴ１は試験基板３内を周回するように
配線された試験信号Ａの信号線１０１によって半導体装
置２のそれぞれの信号入力端子に接続される。さらに出
力端ＯＵＴ１は信号線１０２によってセンス回路部４の
入力端ＩＮ３にも接続されている。
ブロック図である。図１を参照すると、ダイナミックＢ
Ｔ試験を行なうための恒温試験槽の外部に試験信号Ａを
発生するドライバ回路部１と、被試験半導体装置２が複
数個搭載されたＢＴ試験基板３と、試験信号を比較して
その結果の信号をドライバ回路部１に一致不一致信号Ｂ
として出力するセンス回路部４とを備え、ドライバ回路
部１の出力端ＯＵＴ１は試験基板３内を周回するように
配線された試験信号Ａの信号線１０１によって半導体装
置２のそれぞれの信号入力端子に接続される。さらに出
力端ＯＵＴ１は信号線１０２によってセンス回路部４の
入力端ＩＮ３にも接続されている。
【００１６】信号線１０１は、ＢＴ試験基板３の内部を
周回して各半導体装置２の信号入力端子に接続された
後、その終端は信号線１０３として試験基板３の内部で
試験信号Ａが位相遅れを生じた試験信号Ａ’（以下、周
回試験信号Ａ’と称す）をセンス回路部４の入力端ＩＮ
４に接続される。
周回して各半導体装置２の信号入力端子に接続された
後、その終端は信号線１０３として試験基板３の内部で
試験信号Ａが位相遅れを生じた試験信号Ａ’（以下、周
回試験信号Ａ’と称す）をセンス回路部４の入力端ＩＮ
４に接続される。
【００１７】センス回路部４の入力端ＩＮ５には外部か
ら供給される制御信号Ｃの信号線１０４が接続され、そ
の出力端ＯＵＴ５は信号線１０５によって一致不一致信
号Ｂがドライバ回路部１の入力端１に接続されて構成さ
れている。
ら供給される制御信号Ｃの信号線１０４が接続され、そ
の出力端ＯＵＴ５は信号線１０５によって一致不一致信
号Ｂがドライバ回路部１の入力端１に接続されて構成さ
れている。
【００１８】センス回路部４の回路図の一例を示した図
２を参照すると、制御信号Ｃを第１および第２のＮＡＮ
Ｄ回路４１および４２のそれぞれの入力端の一方に共通
入力し、ＮＡＮＤ回路４１の他方の入力端には試験信号
Ａを、ＮＡＮＤ回路４２の他方の入力端には周回試験信
号Ａ’をそれぞれ入力し、ＮＡＮＤ回路４１および４２
の出力をＥＸ−ＮＯＲ回路４３の２入力端にそれぞれ入
力するとともに、このＥＸ−ＮＯＲ回路の出力をラッチ
回路４４のデータ入力端に入力し、かつこのラッチ回路
４４の制御信号入力端には制御信号Ｃを入力し、そのラ
ッチ出力を比較結果が一致ならばロウレベル、不一致な
らばハイレベルの一致不一致信号として出力するように
構成される。
２を参照すると、制御信号Ｃを第１および第２のＮＡＮ
Ｄ回路４１および４２のそれぞれの入力端の一方に共通
入力し、ＮＡＮＤ回路４１の他方の入力端には試験信号
Ａを、ＮＡＮＤ回路４２の他方の入力端には周回試験信
号Ａ’をそれぞれ入力し、ＮＡＮＤ回路４１および４２
の出力をＥＸ−ＮＯＲ回路４３の２入力端にそれぞれ入
力するとともに、このＥＸ−ＮＯＲ回路の出力をラッチ
回路４４のデータ入力端に入力し、かつこのラッチ回路
４４の制御信号入力端には制御信号Ｃを入力し、そのラ
ッチ出力を比較結果が一致ならばロウレベル、不一致な
らばハイレベルの一致不一致信号として出力するように
構成される。
【００１９】また、センス回路部４の回路図の他の例を
示した図３を参照すると、制御信号ＣをＮＡＮＤ回路４
５および４６のそれぞれの一方の入力端に共通入力し、
ＮＡＮＤ回路４５の他方端には試験信号Ａを、ＮＡＮＤ
回路４６の他方端には周回試験信号Ａ’をそれぞれ入力
し、ＮＡＮＤ回路４５および４６の出力をＥＸ−ＮＯＲ
回路４７の２入力端にそれぞれ入力するとともに、この
ＥＸ−ＮＯＲ回路４７の出力をリセットセット型フリッ
プフロップ回路４８のセット端子に入力し、かつリセッ
ト子にはＮＡＮＤ回路４６の出力を入力し、このフリッ
プフロップ回路４８の出力を比較結果が一致ならばロウ
レベル、不一致ならばハイレベルの一致不一致信号Ｂと
して出力するように構成されてもよい。
示した図３を参照すると、制御信号ＣをＮＡＮＤ回路４
５および４６のそれぞれの一方の入力端に共通入力し、
ＮＡＮＤ回路４５の他方端には試験信号Ａを、ＮＡＮＤ
回路４６の他方端には周回試験信号Ａ’をそれぞれ入力
し、ＮＡＮＤ回路４５および４６の出力をＥＸ−ＮＯＲ
回路４７の２入力端にそれぞれ入力するとともに、この
ＥＸ−ＮＯＲ回路４７の出力をリセットセット型フリッ
プフロップ回路４８のセット端子に入力し、かつリセッ
ト子にはＮＡＮＤ回路４６の出力を入力し、このフリッ
プフロップ回路４８の出力を比較結果が一致ならばロウ
レベル、不一致ならばハイレベルの一致不一致信号Ｂと
して出力するように構成されてもよい。
【００２０】上述した構成からなるＢＴ装置において、
ドライバ回路部１はセンス回路部４から入力した一致不
一致信号Ｂに応答して試験信号Ａに対して周回試験信号
Ａ’に異常があればアラームを発生するとともに試験信
号Ａの出力を停止する。
ドライバ回路部１はセンス回路部４から入力した一致不
一致信号Ｂに応答して試験信号Ａに対して周回試験信号
Ａ’に異常があればアラームを発生するとともに試験信
号Ａの出力を停止する。
【００２１】ドライバ回路部１から出力された試験信号
Ａは、試験基板３内を周回して各半導体装置２の入力端
子に供給れることによって、信号線１０１の配線抵抗と
信号線に接続される半導体装置２の入力端子の入力容量
と配線自身の容量とにより位相が遅れることになる。こ
の位相遅れの信号を周回試験信号Ａ’とする。
Ａは、試験基板３内を周回して各半導体装置２の入力端
子に供給れることによって、信号線１０１の配線抵抗と
信号線に接続される半導体装置２の入力端子の入力容量
と配線自身の容量とにより位相が遅れることになる。こ
の位相遅れの信号を周回試験信号Ａ’とする。
【００２２】図２に併せて動作説明用タイミングチャー
トを示した図４を参照すると、センス回路部４に供給さ
れる制御信号は試験信号Ａと同等の繰返し周波数をもち
その立ち上りのタイミングは試験信号Ａおよび位相の遅
れた周回試験信号Ａ’が互に重なるハイレベルおよびロ
ウレベルの期間内に合致させ、そのパルス幅は上述の重
なる期間内の任意の幅でよい。
トを示した図４を参照すると、センス回路部４に供給さ
れる制御信号は試験信号Ａと同等の繰返し周波数をもち
その立ち上りのタイミングは試験信号Ａおよび位相の遅
れた周回試験信号Ａ’が互に重なるハイレベルおよびロ
ウレベルの期間内に合致させ、そのパルス幅は上述の重
なる期間内の任意の幅でよい。
【００２３】センス回路部４はドライバ回路１から信号
線１０２によって供給された試験信号Ａと試験基板３内
で位相遅れを生じた周回試験信号Ａ’とを、制御信号Ｃ
で同期化した比較信号１０６および１０７として抽出
し、ＥＸ−ＮＯＲ回路４３で双方のデータが一致してい
るか否かを比較する。
線１０２によって供給された試験信号Ａと試験基板３内
で位相遅れを生じた周回試験信号Ａ’とを、制御信号Ｃ
で同期化した比較信号１０６および１０７として抽出
し、ＥＸ−ＮＯＲ回路４３で双方のデータが一致してい
るか否かを比較する。
【００２４】もしも、試験基板３内で信号線１０１が断
線しているか、基板の挿入ミス等により試験基板３から
出力された周回試験信号Ａ’の電位がロウレベル固定に
なっていると、ＮＡＮＤ回路４２の出力する比較信号１
０７はハイレベルになる。
線しているか、基板の挿入ミス等により試験基板３から
出力された周回試験信号Ａ’の電位がロウレベル固定に
なっていると、ＮＡＮＤ回路４２の出力する比較信号１
０７はハイレベルになる。
【００２５】したがって、比較信号１０６および１０７
をＥＸ−ＮＯＲ回路４３で比較すると、両方の信号が正
常であればＥＸ−ＮＯＲ回路４３の出力はハイレベル状
態を保持し、周回試験信号Ａ’の電位がタイミングｔ１
でロウレベルになっているとＥＸ−ＮＯＲ回路４３の出
力は不一致部分がロウレベルとなる。すなわちこのハイ
レベルであるべきレベルがロウレベルとなっている不一
致期間ではＮＡＮＤ回路４１の出力信号１０６と等しい
出力信号が出力される。
をＥＸ−ＮＯＲ回路４３で比較すると、両方の信号が正
常であればＥＸ−ＮＯＲ回路４３の出力はハイレベル状
態を保持し、周回試験信号Ａ’の電位がタイミングｔ１
でロウレベルになっているとＥＸ−ＮＯＲ回路４３の出
力は不一致部分がロウレベルとなる。すなわちこのハイ
レベルであるべきレベルがロウレベルとなっている不一
致期間ではＮＡＮＤ回路４１の出力信号１０６と等しい
出力信号が出力される。
【００２６】このＥＸ−ＮＯＲ回路４３の出力は前述し
たように制御信号Ｃに同期化されているので、次段のラ
ッチ回路４４に入力されると、ラッチ回路の制御信号入
力端にも制御信号Ｃが供給されているので同期してラッ
チされ次の信号までそのレベルを保持するとともにハイ
レベルを出力する。この状態を繰返すので、タイミング
ｔ１以降の最初の不一致期間から後はハイレベル出力が
持続する。
たように制御信号Ｃに同期化されているので、次段のラ
ッチ回路４４に入力されると、ラッチ回路の制御信号入
力端にも制御信号Ｃが供給されているので同期してラッ
チされ次の信号までそのレベルを保持するとともにハイ
レベルを出力する。この状態を繰返すので、タイミング
ｔ１以降の最初の不一致期間から後はハイレベル出力が
持続する。
【００２７】図３に示した回路を用いる場合は、フリッ
プフロップ回路４８のリセット端子にはＮＡＮＤ回路４
６の出力する比較信号１０９が供給されているので、周
回試験信号Ａ’が正常であれば比較信号１０９は制御信
号に同期化された負極性パルスを出力しているので、フ
リップフロップ回路４８の出力、つまりＯＵＴ３はロウ
レベルを出力する。
プフロップ回路４８のリセット端子にはＮＡＮＤ回路４
６の出力する比較信号１０９が供給されているので、周
回試験信号Ａ’が正常であれば比較信号１０９は制御信
号に同期化された負極性パルスを出力しているので、フ
リップフロップ回路４８の出力、つまりＯＵＴ３はロウ
レベルを出力する。
【００２８】周回試験信号Ａ’が異常となるタイミング
ｔ１以降であれば比較信号１０９は負極性パルスがハイ
レベル一定に変化し、ＥＸ−ＮＯＲ回路４７は制御信号
に同期した負極性パルスを出力しているので、この負極
性パルスをセット端子に入力するフリップフロップ回路
４８の出力はハイレベルに変化しそのレベルを保持す
る。この状態を繰返すので、タイミングｔ２以降の最初
の不一致期間から後はハイレベル出力が持続する。
ｔ１以降であれば比較信号１０９は負極性パルスがハイ
レベル一定に変化し、ＥＸ−ＮＯＲ回路４７は制御信号
に同期した負極性パルスを出力しているので、この負極
性パルスをセット端子に入力するフリップフロップ回路
４８の出力はハイレベルに変化しそのレベルを保持す
る。この状態を繰返すので、タイミングｔ２以降の最初
の不一致期間から後はハイレベル出力が持続する。
【００２９】上述した例は、試験信号Ａの信号線が断線
するか試験基板３の挿入ミスにより周回試験信号Ａ’が
ロウレベルに固定された場合であったが、他の何等かの
ミス等により周回試験信号Ａ’がハイレベルに固定され
た場合についても以下に説明する。
するか試験基板３の挿入ミスにより周回試験信号Ａ’が
ロウレベルに固定された場合であったが、他の何等かの
ミス等により周回試験信号Ａ’がハイレベルに固定され
た場合についても以下に説明する。
【００３０】図２および周回試験信号Ａ’がロウレベル
またはハイレベルに固定された場合のいずれでもその異
常を検出する回路の一例を示した図５を併せて参照する
と、制御信号をＮＡＮＤ回路４５および４６のそれぞれ
の一方の入力端に共通入力し、ＮＡＮＤ回路４５の他方
の入力端には試験信号Ａを、ＮＡＮＤ回路４６の他方の
入力端には周回試験信号Ａ’をそれぞれ入力し、これら
のＮＡＮＤ回路４５および４６の出力をＥＸ−ＯＲ回路
４９の２入力端にそれぞれ入力するとともに、このＥＸ
−ＯＲ出力をＮＯＲ回路５２の一方端に入力し、ロウレ
ベル固定の回路とする。
またはハイレベルに固定された場合のいずれでもその異
常を検出する回路の一例を示した図５を併せて参照する
と、制御信号をＮＡＮＤ回路４５および４６のそれぞれ
の一方の入力端に共通入力し、ＮＡＮＤ回路４５の他方
の入力端には試験信号Ａを、ＮＡＮＤ回路４６の他方の
入力端には周回試験信号Ａ’をそれぞれ入力し、これら
のＮＡＮＤ回路４５および４６の出力をＥＸ−ＯＲ回路
４９の２入力端にそれぞれ入力するとともに、このＥＸ
−ＯＲ出力をＮＯＲ回路５２の一方端に入力し、ロウレ
ベル固定の回路とする。
【００３１】一方ハイレベル固定の異常を検出する回路
は、制御信号Ｃをインバータ５２を介してＮＯＲ回路５
０および５１のそれぞれの一方の入力端に共通入力し、
ＮＯＲ回路５０の他方の入力端には試験信号Ａを、ＮＯ
Ｒ回路５１の他方の入力端には周回試験信号Ａ’をそれ
ぞれ入力し、これらのＮＯＲ回路５０および５１の出力
をＥＸ−ＯＲ回路５３の２入力端にそれぞれ入力すると
ともに、このＥＸ−ＯＲ出力をＮＯＲ回路５４の他方端
に入力してなる。
は、制御信号Ｃをインバータ５２を介してＮＯＲ回路５
０および５１のそれぞれの一方の入力端に共通入力し、
ＮＯＲ回路５０の他方の入力端には試験信号Ａを、ＮＯ
Ｒ回路５１の他方の入力端には周回試験信号Ａ’をそれ
ぞれ入力し、これらのＮＯＲ回路５０および５１の出力
をＥＸ−ＯＲ回路５３の２入力端にそれぞれ入力すると
ともに、このＥＸ−ＯＲ出力をＮＯＲ回路５４の他方端
に入力してなる。
【００３２】このＮＯＲ回路５４の出力はラッチ回路４
４のデータ入力端に入力され、かつこのラッチ回路４４
の制御信号入力端には制御信号Ｃを入力し、そのラッチ
出力を一致不一致信号Ｂとするように構成されている。
４のデータ入力端に入力され、かつこのラッチ回路４４
の制御信号入力端には制御信号Ｃを入力し、そのラッチ
出力を一致不一致信号Ｂとするように構成されている。
【００３３】上述した構成において、周回試験信号Ａ’
がロウレベルまたはハイレベルに固定された場合、この
回路の動作説明用タイミングチャートを示した図６を参
照すると、周回試験信号Ａ’がタイミングｔ３以降でハ
イレベル固定になった場合でも、ＮＡＮＤ回路４５の出
力は試験信号Ａのハイレベル期間に同期した制御信号Ｃ
のパルスが反転出力される。
がロウレベルまたはハイレベルに固定された場合、この
回路の動作説明用タイミングチャートを示した図６を参
照すると、周回試験信号Ａ’がタイミングｔ３以降でハ
イレベル固定になった場合でも、ＮＡＮＤ回路４５の出
力は試験信号Ａのハイレベル期間に同期した制御信号Ｃ
のパルスが反転出力される。
【００３４】一方、ＮＡＮＤ回路４６は、タイミングｔ
３までは正常動作であるからＮＡＮＤ回路４５のときと
同様に周回試験信号Ａ’のハイレベル期間に同期した制
御信号Ｃの幅のパルスが反転出力され、タイミングｔ３
以降は周回試験信号Ａ’がハイレベル固定であるから、
ＮＡＮＤ回路４２は制御信号Ｃと同じパルスが反転して
出力される。
３までは正常動作であるからＮＡＮＤ回路４５のときと
同様に周回試験信号Ａ’のハイレベル期間に同期した制
御信号Ｃの幅のパルスが反転出力され、タイミングｔ３
以降は周回試験信号Ａ’がハイレベル固定であるから、
ＮＡＮＤ回路４２は制御信号Ｃと同じパルスが反転して
出力される。
【００３５】これらのＮＡＮＤ回路４５および４６の出
力をＥＸ−ＮＯＲ回路４７で比較すると、タイミングｔ
３以前の期間は両方の信号が一致しているのでハイレベ
ル一定になり、タイミングｔ３以降は、周回試験信号
Ａ’のロウレベル期間、つまり周回試験信号Ａ’が本来
のロウレベルに対してハイレベルとなり異常となってい
る期間のみ不一致であるからその期間はタイミングｔ４
でロウレベルのパルスをそれぞれ出力する。
力をＥＸ−ＮＯＲ回路４７で比較すると、タイミングｔ
３以前の期間は両方の信号が一致しているのでハイレベ
ル一定になり、タイミングｔ３以降は、周回試験信号
Ａ’のロウレベル期間、つまり周回試験信号Ａ’が本来
のロウレベルに対してハイレベルとなり異常となってい
る期間のみ不一致であるからその期間はタイミングｔ４
でロウレベルのパルスをそれぞれ出力する。
【００３６】したがって、後段のラッチ回路４４は、タ
イミングｔ４以降に現われるロウレベルの出力パルスを
繰り返しラッチし、タイミングｔ４以前はロウレベル
を、タイミングｔ４以降はハイレベルを出力する。
イミングｔ４以降に現われるロウレベルの出力パルスを
繰り返しラッチし、タイミングｔ４以前はロウレベル
を、タイミングｔ４以降はハイレベルを出力する。
【００３７】以上述べた本実施の形態の説明からも明ら
かなように、試験基板内において試験信号の配線が断線
した場合、基板の挿入ミスにより試験信号がロウレベル
に固定された場合、あるいはそ他の理由で試験信号がハ
イレベルに固定された場合のような異常状態が発生する
と、高温試験槽外に設けられたセンス回路部によりその
異常を検出してアラームを発生するとともに、試験信号
を供給しているドライバ回路の出力動作を停止させる機
能を備える。
かなように、試験基板内において試験信号の配線が断線
した場合、基板の挿入ミスにより試験信号がロウレベル
に固定された場合、あるいはそ他の理由で試験信号がハ
イレベルに固定された場合のような異常状態が発生する
と、高温試験槽外に設けられたセンス回路部によりその
異常を検出してアラームを発生するとともに、試験信号
を供給しているドライバ回路の出力動作を停止させる機
能を備える。
【００３８】
【発明の効果】以上説明したように、本発明の半導体装
置のＢＴ装置は、被試験半導体装置をダイナミック動作
をさせるための試験信号を発生するとともにこの信号を
被試験半導体装置群に供給するドライバ回路部とこのド
ライバ回路部から出力された直後の試験信号と試験槽内
の試験基板群にそれぞれ配線された試験信号配線を経由
して戻ってくることによって位相遅れが生じた周回試験
信号とを比較するセンス回路部と、この比較結果の不一
致信号を用いてドライバ回路の動作を停止させる制御手
段とを有し、この制御手段は、あらかじめ定める制御信
号に応答して試験信号および周回試験信号の各周期内の
同一タイミングにおいてそれぞれの試験信号の対応する
論理レベルのハイレベルの一致を比較し、一致していれ
ば正常動作と判断して試験を続行するための一方極性の
信号を出力し、不一致ならば試験基板群内のいずれかで
試験信号配線が断線または接地電位に短絡しているもの
として試験を停止させるための他方極性の信号を出力す
るように構成するので、正常なダイナミックＢＴが実施
出来、したがって初期不良の加速されない半導体装置が
出荷されるのを防止し、信頼性の向上を図ることができ
る。
置のＢＴ装置は、被試験半導体装置をダイナミック動作
をさせるための試験信号を発生するとともにこの信号を
被試験半導体装置群に供給するドライバ回路部とこのド
ライバ回路部から出力された直後の試験信号と試験槽内
の試験基板群にそれぞれ配線された試験信号配線を経由
して戻ってくることによって位相遅れが生じた周回試験
信号とを比較するセンス回路部と、この比較結果の不一
致信号を用いてドライバ回路の動作を停止させる制御手
段とを有し、この制御手段は、あらかじめ定める制御信
号に応答して試験信号および周回試験信号の各周期内の
同一タイミングにおいてそれぞれの試験信号の対応する
論理レベルのハイレベルの一致を比較し、一致していれ
ば正常動作と判断して試験を続行するための一方極性の
信号を出力し、不一致ならば試験基板群内のいずれかで
試験信号配線が断線または接地電位に短絡しているもの
として試験を停止させるための他方極性の信号を出力す
るように構成するので、正常なダイナミックＢＴが実施
出来、したがって初期不良の加速されない半導体装置が
出荷されるのを防止し、信頼性の向上を図ることができ
る。
【図１】本発明の一実施の形態の構成を示すブロック図
である。
である。
【図２】図１におけるセンス回路部の一例を示す回路図
である。
である。
【図３】図１におけるセンス回路部の他の例を示す回路
図である。
図である。
【図４】図１における動作説明用のタイミングチャート
である。
である。
【図５】周回試験信号Ａ’がハイレベルまたはロウレベ
ル固定のいずれの場合でも検出する回路の一例を示す図
である。
ル固定のいずれの場合でも検出する回路の一例を示す図
である。
【図６】図４におけるセンス回路部の動作説明用のタイ
ミングチャートである。
ミングチャートである。
【図７】従来のバーンイン装置の一例の構成を示すブロ
ック図である。
ック図である。
１ ドライバ回路部 ２ 半導体装置 ３ 試験基板 ４ センス回路部 ４１，４２，４５，４６ ＮＡＮＤ回路 ４３，４７ ＥＸ−ＮＯＲ回路 ４４ ラッチ回路 ４８ リセットセット型フリップフロップ回路 ４９，５３ ＥＸ−ＯＲ回路 ５０，５１ ＮＯＲ回路 ５２ インバータ Ａ 試験信号 Ａ’ 周回試験信号 Ｂ 一致不一致信号 Ｃ 制御信号 ＩＮ１ ドライバ回路の一致不一致信号Ｂの入力端 ＩＮ２ 試験基板の試験信号Ａの入力端 ＩＮ３ センス回路部の試験信号Ａの入力端 ＩＮ４ センス回路部の周回試験信号Ａ’の入力端 ＩＮ５ センス回路部の制御信号Ｃの入力端 ＯＵＴ１ ドライバ回路部の試験信号Ａの出力端 ＯＵＴ２ 試験基板の制御信号Ｃの出力端 ＯＵＴ３ センス回路部の一致不一致信号Ｂの出力端
Claims (5)
- 【請求項１】 半導体装置の初期不良を検出すために前
記半導体装置を複数個搭載した試験基板群とこれらの試
験基板群を収容する恒温試験槽とを有し、この恒温試験
槽内の前記半導体装置群に所定の試験信号を供給し所定
の高温度雰囲気中で所定時間連続動作させることによっ
て不良状態を加速する半導体装置のバーンイン試験装置
において、前記試験信号を発生するとともにこの信号を
前記半導体装置群に供給するドライバ回路部と、このド
ライバ回路部から出力された直後の前記試験信号と前記
試験基板群にそれぞれ配線された試験信号配線を経由し
て戻ってくることによって位相遅れが生じた周回試験信
号とを比較するセンス回路部と、この比較結果の不一致
信号を用いて前記ドライバ回路部の動作を停止させる制
御手段とを有することを特徴とする半導体装置のバーン
イン試験装置。 - 【請求項２】 前記制御手段は、あらかじめ定める制御
信号に応答して前記試験信号および前記周回試験信号の
各周期内の同一タイミングにおいてそれぞれの前記試験
信号の対応する論理レベルのハイレベルの一致を比較
し、一致していれば正常動作と判断して前記試験を続行
するための一方極性の信号を出力し、不一致ならば前記
試験基板群内のいずれかで前記試験信号配線が断線また
は接地電位に短絡しているものとして前記試験を停止さ
せるための他方極性の信号を出力するように構成する請
求項１記載の半導体装置のバーンイン試験装置。 - 【請求項３】 前記制御手段は、前記制御信号の反転信
号に応答して前記試験信号および前記周回試験信号の各
周期内の同一タイミングにおいてそれぞれの前記試験信
号の対応するロウレベルの一致を比較し、一致していれ
ば正常動作と判断して前記試験を続行するための一方極
性の信号を出力し、不一致ならば前記試験基板群内のい
ずれかで試験信号配線が電源電位に短絡しているものと
して前記試験を停止させるための他方極性の信号を出力
するように構成する請求項２記載の半導体装置のバーン
イン試験装置。 - 【請求項４】 前記制御手段は、前記制御信号を第１お
よび第２の論理積回路のそれぞれの一方の入力端に共通
入力し前記第１の論理積回路の他方の入力端には前記試
験信号を、第２の論理積回路の他方の入力端には前記周
回試験信号をそれぞれ入力し、前記第１および前記第２
の論理積回路の出力を排他的論理和回路の２入力端にそ
れぞれ入力するとともにこの排他的論理和出力をラッチ
回路のデータ入力端に入力し、かつこのラッチ回路の制
御信号入力端には前記制御信号を入力し、そのラッチ出
力を前記一方極性または前記他方極性の信号とする請求
項２記載の半導体装置のバーンイン試験装置。 - 【請求項５】 前記制御手段は、前記制御信号を第１お
よび第２の論理積回路のそれぞれの一方の入力端に共通
入力し前記第１の論理積回路の他方の入力端には前記試
験信号を、第２の論理積回路の他方の入力端には前記周
回試験信号をそれぞれ入力し、前記第１および前記第２
の論理積回路の出力を排他的論理和回路の２入力端にそ
れぞれ入力するとともにこの排他的論理和出力をリセッ
トセット型フリップフロップ回路のセット端子に入力
し、かつリセット端子には前記第２の論理積回路出力を
入力し、このフリップフロップ回路出力を前記一方極性
または前記他方極性の信号とする請求項２記載の半導体
装置のバーンイン試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13667096A JP2842839B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体装置のバーンイン試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13667096A JP2842839B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体装置のバーンイン試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09318700A JPH09318700A (ja) | 1997-12-12 |
| JP2842839B2 true JP2842839B2 (ja) | 1999-01-06 |
Family
ID=15180743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13667096A Expired - Fee Related JP2842839B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体装置のバーンイン試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2842839B2 (ja) |
-
1996
- 1996-05-30 JP JP13667096A patent/JP2842839B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09318700A (ja) | 1997-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6256760B1 (en) | Automatic test equipment scan test enhancement | |
| US4630270A (en) | Method for identifying a faulty cell in a chain of cells forming a shift register | |
| JP2842839B2 (ja) | 半導体装置のバーンイン試験装置 | |
| US7334169B2 (en) | Generation of test mode signals in memory device with minimized wiring | |
| JP2842840B2 (ja) | 半導体装置のバーンイン試験装置 | |
| JPH08507610A (ja) | プリング抵抗を備える接続部をテストする装置 | |
| Eklow et al. | IEEE 1149.6-a practical perspective | |
| JP3057787B2 (ja) | Ｌｓｉのテスト回路 | |
| JP2588244B2 (ja) | 半導体装置 | |
| JPH06186302A (ja) | 半導体装置 | |
| JP2648001B2 (ja) | 半導体集積回路 | |
| JP2953376B2 (ja) | 半導体集積回路 | |
| US6681360B1 (en) | Fault detection method for electronic circuit | |
| JP2624377B2 (ja) | バーンイン装置 | |
| KR19980025897A (ko) | 다이내믹 번인 장비의 엠비티(mbt;monitoring burn-in testor) | |
| JP3043716B2 (ja) | 半導体装置のテスト結果判定回路及びテスト結果判定方法 | |
| JP3818087B2 (ja) | 半導体集積回路装置 | |
| JP3116832B2 (ja) | Ｌｓｉ検査方式 | |
| SU892445A1 (ru) | Устройство дл диагностики логических узлов | |
| JP2874248B2 (ja) | 診断用スキャンパス付き電子回路 | |
| JP2001124821A (ja) | テストバーンイン装置、及びテストバーンイン装置における制御方法 | |
| JP2006064607A (ja) | Ｉｃテスタ | |
| KR20010045334A (ko) | 저속의 테스트 장비를 이용한 고속 반도체 디바이스테스트 장치 | |
| JP2720761B2 (ja) | 半導体集積回路試験装置 | |
| KR100422129B1 (ko) | 회로시스템에서 오동작여부 진단을 위한 경로를안정화하는 백플레인 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980916 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |