JP3434398B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特に、半導体チップ上のパッドの効率的配置に関す
る。より特定的には、このパッド配置を利用した、テス
ト容易化および内部電源電位の安定供給のための構成に
関する。
【０００２】
【従来の技術】図１５は、従来のＬＯＣ（リード・オン
・チップ）構造に適したパッド配置を有する半導体装置
のチップレイアウトを概略的に示す図である。図１５に
おいて、半導体チップ１の第２の方向（以下、単に短辺
方向と称す）の中央領域ＣＲに、第１の方向（以下、単
に長辺方向と称す）に沿ってパッドＰＤが整列して配置
される。この半導体チップ１の中央領域ＣＲの両側に、
たとえばメモリセルアレイである内部回路Ｍ♯０〜Ｍ♯
３が配置される。パッドＰＤは、この半導体チップ上に
わたって中央部にまで延在するリードフレームＦＲと、
中央領域ＣＲ近傍でボンディングワイヤにより接続され
る。
【０００３】このＬＯＣ構造の場合、パッドＰＤを、中
央領域ＣＲに１列に整列して配置させることができる。
したがって、パッドを半導体チップ１の短辺方向端部に
配置する構成に比べて、パッド占有面積を低減すること
ができ、応じてチップ面積を低減することができる。ま
た信号および電圧（電源電位および接地電位）のインタ
フェース部分となるパッドが中央領域ＣＲに配置されて
いるため、内部回路Ｍ♯０〜Ｍ♯３への信号線および電
源線などの配線配設距離を短くすることができ、信号伝
搬遅延を低減することができ、また配線レイアウトも比
較的容易となる。またパッドＰＤが１列に整列して配置
されているため、ウエハテスト（ＷＴ）において、この
半導体装置の試験を行なうためのプローブを１列に整列
してパッドＰＤのピッチに合わせて配置することがで
き、応じてこの測定治具に数多くのプローブを平行に配
置することができ、同時に測定することのできる半導体
装置（チップ）の数を多くすることができる。
【０００４】
【発明が解決しようとする課題】近年の半導体装置、特
に、半導体記憶装置においては、データ入出力ビット数
は１６ビット、３２ビットと増加し、応じてデータ入出
力パッドの数も増加している。また半導体装置の多機能
化に伴い、半導体装置の信頼性を保証するために、さま
ざまなテストを多く行なう必要があり、このテスト時に
おいて内部状態を示す信号を外部へ出力するためのモニ
タパッドを設ける必要がある。中央領域ＣＲに配置する
ことのできるパッドの数は半導体チップ１の長辺の長さ
により決定されるため、チップ長辺長さを増加させるこ
となくこの中央領域ＣＲに１列に整列して数多くのパッ
ドをすべて配置することが困難になるという問題が生じ
る。
【０００５】また、集積化された半導体記憶装置におい
ては、消費電力の低減および高速動作のためにその動作
電源電位は低くされる。一方、外部装置であるＣＰＵ
（中央演算処理装置）などのデバイスは、半導体記憶装
置に比べて集積度が小さく、その動作電源電位を半導体
記憶装置と同じように低くすることはできない。したが
って、半導体記憶装置においては、外部装置および前世
代の半導体記憶装置（電源電位の高い半導体記憶装置）
との互換性を保つために、外部から与えられる電源電位
を内部で降圧して低い電源電位を生成することが行なわ
れる。
【０００６】図１６は、半導体記憶装置において用いら
れる従来の内部降圧回路の構成を概略的に示す図であ
る。図１６において、内部降圧回路ＶＤＣは、外部電源
電位Ｖｃｃ印加ノード２と内部電源線３との間に接続さ
れる、ｐチャネルＭＯＳトランジスタ（絶縁ゲート型電
界効果トランジスタ）で構成されるドライブトランジス
タＤＲと、基準電位Ｖｒｅｆと内部電源電位Ｖｉｎｔと
を比較し、その比較結果に従ってドライブトランジスタ
ＤＲのコンダクタンスを制御する比較回路ＣＰとを含
む。比較回路ＣＰは、内部電源電位Ｖｉｎｔが基準電位
Ｖｒｅｆよりも高くなるほどハイレベルの信号を出力
し、ドライブトランジスタＤＲをオフ状態とする。一
方、内部電源電位Ｖｉｎｔが基準電位Ｖｒｅｆよりも低
くなると、比較回路ＣＰは、ローレベルの信号を出力し
て、ドライブトランジスタＤＲのコンダクタンスを大き
くする。ドライブトランジスタＤＲは、この比較回路Ｃ
Ｐの出力信号に従って外部電源ノード２から内部電源線
３へ電流を供給する。したがって、内部電源電位Ｖｉｎ
ｔは、基準電位Ｖｒｅｆの電位レベルに保持される。内
部回路が動作して、内部電源電位Ｖｉｎｔを消費すると
き、内部電源電位Ｖｉｎｔの低下を保証するために、ド
ライブトランジスタＤＲは大きな電流を外部電源ノード
２から内部電源線３へ供給する。
【０００７】このような大電流が流れた場合、ドライブ
トランジスタＤＲの不純物領域から半導体基板へ基板電
流が流れ込み、半導体基板において少数キャリアが発生
する可能性がある。このような半導体基板において生じ
た少数キャリアは、図１５に示す内部回路Ｍ♯０〜Ｍ♯
３がメモリセルアレイの場合、このメモリセルアレイに
含まれるメモリセルの記憶データを破壊する可能性があ
り、したがってこのような内部降圧回路ＶＤＣは、メモ
リセルアレイからできるだけ遠い位置に配置するのが好
ましい。図１５に示す配置において、このようなメモリ
セルアレイから最も遠い部分は、中央領域ＣＲである。
しかしながら、中央領域ＣＲにおいては、数多くのパッ
ドＰＤが配設されているため、このような中央領域ＣＲ
内にさらに内部降圧回路ＶＤＣを効率的に配置するのが
困難になるという問題が生じる。
【０００８】また、外部電源ノード２とドライブトラン
ジスタＤＲとの距離が長い場合、すなわち外部電源パッ
ドと内部降圧回路ＶＤＣとの間の距離が長い場合、この
外部電源配線のインピーダンス（図１６において符号Ｚ
で示す）が高くなり、ドライブトランジスタＤＲが供給
する電流の変化が、この内部電源線３上の内部電源電位
Ｖｉｎｔの変化よりも遅くなり、内部電源電位Ｖｉｎｔ
を正確に基準電位Ｖｒｅｆレベルに保持することができ
なくなるという問題が生じる。また、大きなインピーダ
ンスＺにより、この外部電源配線（ノード２とドライブ
トランジスタＤＲとの間の配線）において電位降下が生
じ、ドライブトランジスタＤＲのコンダクタンスが設計
値よりも高くなり（ドライブトランジスタＤＲはｐチャ
ネルＭＯＳトランジスタであり、そのコンダクタンスは
ソース−ゲート間電位差により決定される）、したがっ
て、所望の必要とされる電流を内部電源線３上へ供給す
ることができず、この内部電源電位Ｖｉｎｔの電位低下
を保証することができず、内部電源電位Ｖｉｎｔを一定
の基準電位Ｖｒｅｆレベルに保持することができなくな
るという問題が生じる。
【０００９】それゆえ、この発明の目的は、チップサイ
ズを増加させることなくパッド数を容易に増加すること
のできる効率的なパッド配置を有する半導体装置を提供
することである。
【００１０】この発明の他の目的は、パッド数を減らす
ことなく配置された内部電位発生回路を備える半導体装
置を提供することである。
【００１１】この発明のさらに他の目的は、テストを効
率的に行なうことのできる、効率的なパッド配置を有す
る半導体装置を提供することである。
【００１２】
【課題を解決するための手段】請求項１に係る半導体装
置は、それぞれが外部から与えられる電源電位を受ける
複数の電源パッドと、これら複数の電源パッドの間に配
置され、これらの電源パッドから与えられた電源電位か
ら内部電位を生成する内部電位発生回路を備える。
【００１３】請求項２に係る半導体装置は、請求項１の
装置の複数の電源パッドが、半導体チップの第１の方向
に沿って、この第１の方向と直交する第２の方向に関す
る中央部に整列して配置される。
【００１４】請求項３に係る半導体装置は、半導体チッ
プの第１の方向に関しての端部に配置されかつ外部から
与えられる電源電位を受けて内部へ供給する電源パッド
と、半導体チップの第１の方向の端部に配置されかつ電
源パッドから電源電位を受けて内部電圧を生成する内部
電圧発生回路とを備える。
【００１５】請求項３に係る半導体装置は、さらに、電
源パッドが第１の方向と直交する第２の方向に関して半
導体チップの中央部に配置され、かつ内部電位発生回路
は、この第１の方向に関して半導体チップ上において電
源パッドよりも外側の位置に配置される。
【００１６】請求項４に係る半導体装置においては、内
部電位発生回路は、与えられた電源電位を変換して内部
電源電位を発生する内部降圧回路である。
【００１７】請求項５に係る半導体装置は、請求項１の
複数の電源パッドが同一レベルの電圧を受け、内部電圧
発生回路が、これらの電源パッドからの電圧を受けて内
部電圧を生成する。
【００１８】請求項６に係る半導体装置は、請求項１の
内部電圧発生回路が、複数の電源パッドのパッドに隣接
してかつパッドの間に挟まれる様に配置される。
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】複数の電源パッドの間に内部電位発生回路
を配置することにより、この内部電位発生回路と電源パ
ッドとの間の距離を短くすることができ、また複数の電
源パッドから電源電位の供給を受けるため、電源線が強
化され、安定に所望の内部電位を発生することにでき
る。
【００２７】また、半導体チップを載置する載置部材と
半導体基板上に形成された所定電位発生部とを電気的に
接続することにより、モールド封止後において、モール
ドの一部のみを切欠き削除することにより、この載置部
材を露出させて、所定の電位を外部で容易にモニタする
ことができる。半導体基板と載置部材とが大きな容量を
形成するため所定電位に対する安定化容量を容易に実現
することができる。
【００２８】また、互いに直交する２方向に配置された
パッドを、動作モードに従ってこの一方方向のパッドの
機能を他方方向のパッドへ割当てるように切換えること
により、容易にパッドを１列に整列させることができ、
ＬＯＣ構造の特徴である同時にテスト可能なチップの数
を多くすることができるという特徴を容易に実現するこ
とができる。
【００２９】
【発明の実施の形態】
［原理的構成］図１は、この発明に従う半導体装置のパ
ッド配置の原理的構成を示す図である。図１において、
半導体チップ１の短辺方向の中央部の中央領域ＣＲにお
いて長辺方向に沿ってパッドＰＤが配列される。この中
央領域ＣＲをパッド配置領域として利用する構成は、Ｌ
ＯＣ構造と同じである。本発明の半導体装置において
は、さらに、半導体チップ１の長辺方向の中央部の中央
領域ＣＬａおよび長辺方向に関しての半導体チップ１の
両端部の領域ＣＬｂおよびＣＬｃも、パッド配置領域と
して利用する。したがって、中央領域ＣＲにおいてパッ
ドＰＤが配列されている場合、これらの領域ＣＬａ、Ｃ
ＬｂおよびＣＬｃにパッドを配置することにより、何ら
半導体チップ１のサイズを増加させることなく多くのパ
ッドを配置することができる。本発明はこのパッド配置
を利用して、テスト容易化を実現するパッド配置、安定
に内部電位を発生する内部電位発生回路の配置およびモ
ニタパッドの配置を効率的に実現する。
【００３０】［実施の形態１］図２（Ａ）は、この発明
の実施の形態１に従う半導体装置の上面図を示し、図２
（Ｂ）は、この半導体装置の正面図を概略的に示す。図
２（Ａ）において、パッケージ実装時において、半導体
チップ１は、ダイパッドと呼ばれる導電性の載置台に載
置されて支持される。このダイパッド１０は、図示しな
いリードフレームに保持される。パッケージ実装後にこ
のダイパッド１０は、リードフレームから切り離され
る。これは、図２（Ａ）において破線で示すリードフレ
ームＦＲも同様である。半導体チップ１の中央領域ＣＲ
に、チップ長辺方向に沿って１列にパッドＰＤが配置さ
れる。長辺方向についての中央部に位置する中央領域Ｃ
Ｌａの外周部一方側にパッドＰ１およびＰ２が配置さ
れ、かつその他方側外周部にパッドＰ３およびＰ４が配
置される。パッドＰ１がボンディングワイヤ４を介して
ダイパッド１０に電気的に接続される。パッドＰ２−Ｐ
４はテスト時に内部状態をモニタするためのモニタパッ
ドとして利用される。パッケージ実装時においては、リ
ードフレームＦＲが中央領域ＣＲに配置されたパッドＰ
Ｄ近傍にまで延在して配置される。しかしながら、これ
らのフレームリードＦＲの配置領域に対し中央領域ＣＬ
ａは何ら悪影響を及ぼさない。したがってパッドＰ１〜
Ｐ４は、パッドＰＤの配列に影響を及ぼすことなく容易
に配置することができ、必要とされるパッドを配置する
ことができる。このパッドＰ１は、後に詳細に説明する
が図示しない経路を介して半導体チップ１を構成する半
導体基板に結合され、基板電位が伝達される。
【００３１】図２（Ｂ）において、ダイパッド１０上
に、絶縁性物質１２を介して半導体チップ１が配置され
る。単に絶縁性物質上に半導体チップ１が配置されるだ
けであり、従来のように、導電性ペーストにより半導体
チップ１をダイパッド１０とを電気的に接続する構成に
比べて、半導体チップ１の裏面加工処理が不要となり、
また導電性材料（たとえば金または銀ペースト）も不要
となり、半導体装置のコストを削減することができる。
このダイパッド１０、絶縁性物質１２および半導体チッ
プ１は、リードフレームＦＲとともにモールド樹脂１４
により封止される。リードフレームＦＲは、このモール
ド樹脂外部に延在し、外部ピン端子となる。
【００３２】ダイパッド１０は、半導体チップ１を載置
するため、このサイズは半導体チップ１よりも大きくさ
れる。したがって、ボンディングワイヤ４とダイパッド
１０とを電気的に接続するコンタクト領域は十分に広く
とることができる。これにより、安定に半導体チップ１
表面に形成されたパッドＰ１とダイパッド１０とを電気
的に接続することができる。図２（Ｂ）においては、半
導体チップ１を構成する半導体基板の電位ＶＳＵＢがパ
ッドＰ１に伝達され、ボンディングワイヤ４を介してダ
イパッド１０へ伝達される構成が一例として示される。
この場合、モールド樹脂１４の一部２０を削除すること
により、ダイパッド１０の部分を外部へ露出させること
ができる。この露出したダイパッド１０の部分の電位を
外部でモニタすることにより、容易に半導体チップ１を
構成する基板の電位ＶＳＵＢを外部でモニタすることが
できる。これにより、半導体装置において、所望の電位
レベルの基板電位が発生されているか否かをこの半導体
チップ１に悪影響を及ぼすことなく容易に評価すること
ができる。また、パッドＰ１によりボンディングワイヤ
４を介してダイパッド１０と半導体チップ１を構成する
基板とが接続されている場合、ダイパッド１０の大きな
寄生容量が安定化容量として作用して、この基板電位Ｖ
ＳＵＢを安定化させることができる。
【００３３】なお、上記実施の形態１においては、基板
電位ＶＳＵＢがパッドＰ１およびボンディングワイヤ４
を介してダイパッド１０に伝達されている。このパッド
Ｐ１へは、安定化させる必要のある内部電位が与えられ
ればよい。たとえば、ＤＲＡＭ（ダイナミック・ランダ
ム・アクセス・メモリ）のメモリセルキャパシタのセル
プレートへ印加されるセルプレート電位Ｖｃｐまたは１
列のＤＲＡＭセルが接続されるビット線対をスタンバイ
時にプリチャージするために用いられるビット線プリチ
ャージ電位ＶＢＬであってもよい。これらの電位ＶＣＰ
およびＶＢＬをダイパッド１０の寄生容量により安定化
させることができる。また、余分の外部ピン端子を設け
ることなく容易に外部でこれらの電位ＶＢＬおよびＶｃ
ｐをこのモールド樹脂１４の削除によりモニタすること
ができる。
【００３４】なお、図２（Ａ）においては、中央領域Ｃ
Ｌａの外周にダイパッドと接続するためのパッドが設け
られている。しかしながら、長辺方向両端部の領域ＣＬ
ｂおよびＣＬｃにおいて破線で示すようにダイパッド１
０と接続するためのパッドが配置されてもよい。この場
合にも、何らフレームリードＦＲの配置に悪影響を及ぼ
すことなく半導体チップ１とダイパッド１０とを電気的
に接続することができる。
【００３５】［変更例］図３は、この発明の実施の形態
１の変更例の構成を概略的に示す図である。図３におい
て、半導体チップ１の外周部に沿ってパッドＰＤが配置
される。このパッドＰＤのうち、未使用の空きパッドＰ
Ｅがボンディングワイヤ４を介してダイパッド１０に電
気的に接続される。この空きパッドＰＥを内部配線によ
り半導体基板に電気的に接続するかまたは所定の電位発
生部と電気的に接続することにより、所望の電位をダイ
パッド１０へ伝達することができる。ダイパッド１０と
半導体チップ１との間には、図２（Ｂ）に示す構成と同
様、絶縁性物質が配置されている。このような周辺パッ
ド配置の構成においても、空きパッドＰＥを利用するこ
とにより、樹脂封止後においてもこの樹脂の一部を削除
することにより、容易に所望の電位を外部でモニタする
ことができる。
【００３６】以上のように、この実施の形態１に従え
ば、半導体チップ１上に形成されたパッドへ所定の電位
を伝達し、この所定電位を受けるパッドをこの半導体チ
ップを載置するダイパッドと電気的に結合しているた
め、必要とされるパッド配置に対し何ら悪影響を及ぼす
ことなく容易にダイパッドに所望の電位を伝達すること
ができ、容易に外部でモニタすることができるととも
に、この所定電位をダイパッドの寄生容量により安定化
させることができる。
【００３７】［実施の形態２］図４は、この発明の実施
の形態２に従う半導体装置のチップレイアウトを概略的
に示す図である。図４においては、半導体チップ１の内
部回路領域Ｍ♯０およびＭ♯２の間の中央領域ＣＲにお
いて、電源パッドＰＤＶ１およびＰＤＶ２が整列して配
置される。これらの電源パッドＰＤＶ１およびＰＤＶ２
の間に、内部降圧回路ＶＤＣ１が配置される。電源パッ
ドＰＤＶ１およびＰＤＶ２へは、外部から電源電位Ｖｃ
ｃが印加される。中央領域ＣＲの長辺方向に沿っての外
周部両端において電源パッドＰＤＶ３およびＰＤＶ４が
配置される。この電源パッドＰＤＶ３に隣接して、領域
ＣＬｂにおいて内部降圧回路ＶＤＣ２が配置され、また
領域ＣＬｃにおいて電源パッドＰＤＶ４に隣接して内部
降圧回路ＶＤＣ３が配置される。電源パッドＰＤＶ３と
内部降圧回路ＶＤＣ２の距離は十分短くされ、また内部
降圧回路ＶＤＣ１と電源パッドＰＤＶ１およびＰＤＶ２
の間の距離も十分短くされる。同様、電源パッドＰＤＶ
４と内部降圧回路ＶＤＣ３の間の距離も十分短くされ
る。したがって電源パッドと内部降圧回路の間の電源線
の距離が十分に短くされ、電源線の配設面積が低減さ
れ、配線占有面積が低減される。また、電源線が短くな
るため、この電源線のインピーダンスが小さくなり、応
じて内部降圧回路を安定に動作させることができる。
【００３８】図５は、この発明の実施の形態２の効果を
説明するための図である。図５（Ａ）において半導体装
置のチップレイアウトを示し、図５（Ｂ）に図５（Ａ）
の線Ａ−Ａに沿った断面構造を概略的に示す。この図５
においては、半導体装置が半導体記憶装置であり、内部
回路Ｍ♯０〜Ｍ♯３がメモリセルアレイの場合の構成が
示される。
【００３９】図５（Ａ）において、半導体チップ１上に
形成されたメモリセルアレイ（内部回路）Ｍ♯０〜Ｍ♯
３それぞれに対し、ロウデコーダＲＤ♯０〜ＲＤ♯３お
よびコラムデコーダＣＤ♯０〜ＣＤ♯３が配置される。
ロウデコーダＲＤ♯０〜ＲＤ♯３は、それぞれ中央領域
ＣＲに面した長辺方向に沿って対応のメモリセルアレイ
Ｍ♯０〜Ｍ３に配置され、また、コラムデコーダＣＤ♯
０〜ＣＤ♯３は、中央領域ＣＬａに面して、短辺方向に
沿って延在して対応のメモリセルアレイＭ♯０〜Ｍ♯３
に配置される。ロウデコーダＲＤ♯０〜ＲＤ♯３は、活
性化時対応のメモリセルアレイＭ♯０〜Ｍ♯３におい
て、１行のメモリセルを選択状態とする。コラムデコー
ダＣＤ♯０〜ＣＤ♯３は、それぞれ活性化時、対応のメ
モリセルアレイＭ♯０〜Ｍ♯３において１列（または複
数写列）のメモリセルを選択状態とする。このロウデコ
ーダＲＤ♯０〜ＲＤ♯３が選択状態とするワード線の配
置およびコラムデコーダＣＤ♯０〜ＣＤ♯３が選択状態
とするメモリセル列の配置（各メモリセルアレイＭ♯０
〜Ｍ♯３それぞれにおける）は、この半導体記憶装置の
構成に応じて決定される。メモリセルアレイＭ♯０およ
びＭ♯２の間の中央領域ＣＲに内部降圧回路ＶＤＣが形
成される。この内部降圧回路ＶＤＣとメモリセルアレイ
Ｍ♯０およびＭ♯２との間には周辺回路としてのロウデ
コーダＲＤ♯０およびＲＤ♯２が配置される。
【００４０】図５（Ｂ）に示すように、この半導体記憶
装置はＰ型半導体基板ＳＵＢ４上に形成される。内部降
圧回路（ＶＤＣ回路）形成領域（符号ＶＤＣで示す）両
側に、ロウデコーダＲＤ♯０およびＲＤ♯２を形成する
ためのデコーダ領域が配置される。このロウデコーダＲ
Ｄ♯０およびＲＤ♯２は、ＣＭＯＳゲートにより単位デ
コード回路が構成される。すなわち、このデコーダ領域
（符号ＲＤ♯０およびＲＤ♯２で示す）においては、ｐ
チャネルＭＯＳトランジスタが形成される。半導体基板
ＳＵＢは、Ｐ型基板であり、したがってこのｐチャネル
ＭＯＳトランジスタを形成するためにＮ型不純物領域で
あるＮウェルを形成する必要がある。図５（Ｂ）におい
ては、デコーダ領域ＲＤ♯０のＮウェルＮＷａおよびデ
コーダ領域ＲＤ♯２のＮウェルＮＷｂを機能的に示す。
このＮウェルＮＷａおよびＮＷｂ内に、ｐチャネルＭＯ
Ｓトランジスタが形成される。このＮウェルＮＷａおよ
びＮＷｂは、図５（Ｂ）においては、内部降圧回路（Ｖ
ＤＣ回路）形成領域ＶＤＣに対し、埋込分離領域として
機能するように示される。単に、このデコーダ領域ＲＤ
♯０およびＲＤ♯２において形成されるｐチャネルＭＯ
Ｓトランジスタ形成のためのＮウェルの機能を示すため
である。このＮウェルＮＷａおよびＮＷｂにより、ＶＤ
Ｃ回路形成領域ＶＤＣは、メモリセルアレイＭ♯０およ
びＭ♯２のメモリセルが形成される領域（符号Ｍ♯０お
よびＭ♯２で示す）と分離される。ｐチャネルＭＯＳト
ランジスタは、一般に、その基板領域（Ｎウェル）が一
定電位にバイアスされる（ソース／ドレイン領域と基板
領域（Ｎウェル）との接合が順方向にバイアスされるの
を防止するため）。ＮウェルＮＷａおよびＮＷｂは、た
とえば電源電位レベルにバイアスされる。したがって、
内部降圧回路ＶＤＣが動作し、基板電流が生じても、こ
の基板電流はＮウェルＮＷａおよびＮＷｂにより吸収さ
れ、メモリセル領域Ｍ♯０およびＭ♯２へは到達しな
い。したがって、この中央領域ＣＲに内部降圧回路ＶＤ
Ｃを形成することにより、メモリセルアレイＭ♯０およ
びＭ♯２に含まれるメモリセルの記憶データに対するこ
の内部降圧回路ＶＤＣ動作時における基板電流の影響を
確実に防止することができる。
【００４１】この内部降圧回路ＶＤＣは、図５（Ａ）に
示すように中央領域ＣＲの両端部の領域ＣＬｂおよびＣ
Ｌｃに形成されても、メモリセルアレイＭ♯０〜Ｍ♯３
とこれらの内部降圧回路ＶＤＣとの間にはロウデコーダ
ＲＤ♯０〜ＲＤ♯３が存在するため、同様Ｎウェルによ
りＰ型半導体基板ＳＵＢにおいて生成された少数キャリ
ア（電子）がＮウェルにより吸収され、応じて、内部降
圧回路ＶＤＣ動作時における基板電流（電子）がメモリ
セルアレイＭ♯０〜Ｍ♯３に含まれるメモリセルの記憶
データに影響を及ぼすのを確実に防止することができ
る。
【００４２】図６は、図４に示す内部降圧回路とパッド
との配列内容を示す図である。図６において、パッドＰ
Ｄを取囲むように、このパッドと信号の授受を行なうバ
ッファ回路形成領域ＢＦが配置される。このバッファ回
路形成領域ＢＦ内においてバッファ回路がどのように配
置されるかは、適用される半導体装置の種類により決定
される。中央領域ＣＲにおいては、このパッドＰＤとそ
の周辺のバッファ回路形成領域ＢＦとからなるパッド部
分が長辺方向に沿って整列して配置される。したがっ
て、電源パッドＰＤＶ２とこれに隣接して配置される内
部降圧回路（ＶＤＣ）形成領域ＶＤＣ１は、バッファ回
路形成領域ＢＦと同じ幅Ｗを有し、この中央領域ＣＲに
おけるパッド部分の整列に対し何ら悪影響を及ぼすこと
なくパッド部分（バッファ回路形成領域ＢＦ）と整列し
て内部降圧回路形成領域ＶＤＣ１を配置することができ
る。この中央領域ＣＲは、内部回路Ｍ♯０〜Ｍ♯３に含
まれるメモリセルアレイから離れている（中央領域ＣＲ
とメモリセルアレイとの間にはアレイ周辺回路、デコー
ダ等が配置されており、その距離は十分大きくされ、ま
たＮウェルも存在する）。したがって、メモリセルアレ
イの記憶データに対し何ら悪影響を及ぼすことのない内
部降圧回路の配置を実現することができる。
【００４３】なお、図４に示す構成においては、３つの
内部降圧回路ＶＤＣ１、ＶＤＣ２およびＶＤＣ３が設け
られている。しかしながら、この内部降圧回路は、必要
に応じて設けられればよく、内部降圧回路ＶＤＣ１のみ
が設けられてもよく、また内部降圧回路ＶＤＣ２および
ＶＤＣ３のみが設けられてもよい。中央領域ＣＲの外周
部端部に電源パッドを配置することにより、内部降圧回
路ＶＤＣ２およびＶＤＣ３は容易に配置することができ
る。また、内部降圧回路ＶＤＣ１を電源パッドＰＤＶ１
およびＰＤＶ２の間に配置することにより、パッド部分
の整列に対し何ら悪影響を及ぼすことなく内部降圧回路
ＶＤＣ１を配置することができる。加えて、内部降圧回
路ＶＤＣ１両側に電源パッドＰＤＶ１およびＰＤＶ２を
設けているため、この２つの電源パッドＰＤＶ１および
ＰＤＶ２から電源線を配設して内部降圧回路ＶＤＣ１へ
外部電源電位を供給することができ、この内部降圧回路
ＶＤＣ１に対する電源線を強化することができ（安定に
外部電源電位を供給することができ）、内部降圧回路Ｖ
ＤＣ１を安定に動作させることができる。電源パッドＰ
ＤＶ１およびＰＤＶ２は、他の回路部分に対する電源電
位をも供給するように構成されてもよい。これは電源パ
ッドＰＤＶ３およびＰＤＶ４も同様である。
【００４４】［変更例］図７は、この発明の実施の形態
２の変更例の構成を示す図である。図７において、半導
体チップ１の内部回路形成領域３０の外側において、半
導体チップ１の外周に沿ってパッドが配置される。半導
体チップ１の一方側外周部において、その長辺方向の両
端部に電源パッドＰＤＶ７およびＰＤＶ８が配置され、
またそれらのパッドＰＤＶ７およびＰＤＶ８の間に電源
パッドＰＤＶ５およびＰＤＶ６が配置される。電源パッ
ドＰＤＶ５およびＰＤＶ６の間に、内部降圧回路ＶＤＣ
６が配置される。
【００４５】半導体チップ１の他方側端部において、接
地電位を受ける接地パッドＰＤＧ１、ＰＤＧ２、ＰＤＧ
３およびＰＤＧ４がそれぞれ電源パッドＰＤＶ５、ＰＤ
Ｖ６、ＰＤＶ７およびＰＤＶ８に対向して配置される。
電源パッドＰＤＶ７に近接して半導体チップ１の長辺方
向一方側端部において内部降圧回路ＶＤＣ７が配置さ
れ、また電源パッドＰＤＶ８に隣接して半導体チップ１
の他方側端部に内部降圧回路ＶＤＣ８が配置される。こ
の内部降圧回路ＶＤＣ７およびＶＤＣ８は、それぞれパ
ッドＰＤＧ３およびＰＤＧ４から与えられる接地電位を
受ける。接地パッドＰＤＧ１およびＰＤＧ２は、それぞ
れ接地電位を内部降圧回路ＶＤＣ６へ供給する。
【００４６】この図７に示すような半導体チップ１の外
周部に沿ってパッドが配置される構成の場合において
も、チップ両端部に電源パッドを配置することにより、
内部回路形成領域３０（メモリアレイ、その周辺回路等
の形成領域）外部に内部降圧回路ＶＤＣ７およびＶＤＣ
８を内部回路形成領域３０内のレイアウトに何ら悪影響
を及ぼすことなく配置することができる。
【００４７】また、電源パッドＰＤＶ５およびＰＤＶ６
の間に内部降圧回路ＶＤＣ６を配置することにより、他
のパッド（ドット記号で示す）の配列に悪影響を及ぼす
ことなく内部降圧回路ＶＤＣ６を配置することができ
る。
【００４８】なお、本実施の形態２においては、内部降
圧回路について説明しているが、基板へ印加される負電
圧を発生する回路またワード線駆動用高電圧を発生する
回路などの外部電源電位から所定の内部電位を発生する
回路であれば本発明は適用可能である。
【００４９】以上のように、この実施の形態２に従え
ば、内部電位発生回路を電源パッド近傍に配置すること
により、この内部電位発生回路に対する電源線の距離を
短くすることができ、電源線インピーダンスの増加およ
びこの電源線の配線面積の増加を防止することができ
る。また、チップ端部に電源パッドを配置することによ
り、内部回路のレイアウト、メモリセルの記憶データお
よびパッドレイアウトに対し悪影響を及ぼすことなく内
部電位発生回路を配置することができる。
【００５０】［実施の形態３］図８（Ａ）は、この発明
の実施の形態３に従う半導体装置のレイアウトを概略的
に示す図である。図８（Ａ）において、半導体チップ１
の短辺方向の中央部に位置する中央領域ＣＲに配置され
る複数のパッドＰＤＡは、データ入出力パッドおよびマ
ルチビットテストモード時において用いられない（縮退
される）アドレス信号入力パッドを含む。半導体チップ
１の長辺中央部の中央領域ＣＬａにおいて短辺方向に沿
って整列して配置される複数のパッドＰＤＢは、この半
導体装置の動作モードを指定する外部から与えられる制
御信号を受けるパッドを含む。このパッドＰＤＢは、マ
ルチビットテストモード時において使用されるアドレス
信号（以下、非縮退アドレス信号と称す）を入力するパ
ッドを含んでもよい。この非縮退アドレス信号入力パッ
ドは、中央領域ＣＲに配置されるパッドＰＤＡに含まれ
てもよい。マルチビットテストモード時においては、内
部回路であるメモリセルアレイＭ♯０〜Ｍ♯３それぞれ
において複数ビットのメモリセルが選択され、これら同
時に選択された複数のメモリセルに対し同時にテストが
実行される。
【００５１】したがって、このようなマルチビットテス
ト動作の場合、メモリセルアレイＭ♯０〜Ｍ♯３それぞ
れにおいて同時に選択された複数のビットのメモリセル
から所定数のデータ入出力用のメモリセルを選択する必
要はなく、そのためのアドレス信号を使用する必要がな
い。また、マルチビットテストモード時においては、入
出力データのビット構成にも依存するが、各データ入出
力パッドに対し、それぞれ縮退データの入出力が行なわ
れる。このようなマルチビットデータの場合、さらに１
ビットデータに縮退して、１つのデータ入出力パッドの
みを利用する。これにより、中央領域ＣＲにおいて、テ
スト動作時において使用されるパッドの数を低減するこ
とができる。
【００５２】この中央領域ＣＲにおいて未使用とされた
パッドに対し、パッド切換回路ＰＳＷを用いて、中央領
域ＣＬａに配置されたパッドＰＤＢの機能を割当てる。
このパッド切換回路ＰＳＷのパッド切換機能により、図
８（Ｂ）に示すように、テスト動作時においては、中央
領域ＣＲに沿って、使用されるパッドＰＤが整列して配
置される。このように、中央領域ＣＲに沿ってパッドを
整列して配置させることにより、ＬＯＣ構造の利点、す
なわちテスト治具のプローブを所定ピッチで整列するこ
とができ、多数の半導体チップを同時に測定することが
できるという特徴を十分に生かして、長辺方向および短
辺方向それぞれに沿ってパッドが配置される“十字配
置”されたパッドを有する半導体チップを、数多く同時
にテストすることができる。この点について以下に説明
する。
【００５３】図９（Ａ）において、試験治具ＴＪに対
し、半導体チップＣＨ１〜ＣＨｎが整列して配置され
る。これらの半導体チップＣＨ１〜ＣＨｎの各々は、そ
の中央領域（斜線で示す）にパッドが整列して配置され
る。試験治具ＴＪからプローブＰＢが半導体チップＣＨ
１〜ＣＨｎの各パッドに対して接触される。これらのプ
ローブＰＢのピッチは、半導体チップＣＨ１〜ＣＨｎの
パッドのピッチにほぼ対応させることができる。したが
って、半導体チップＣＨ１〜ＣＨｎを隙間なく配置して
同時にこれらの半導体チップＣＨ１〜ＣＨｎに対しテス
トを行なうことができる。これは、半導体チップがウエ
ハ上に形成されており、ウエハテストが行なわれる場
合、数多くの半導体チップを同時にテストすることがで
きることを意味する。一方、図９（Ｂ）に示すように、
半導体チップＣＨａが十字状に配置されたパッドを備え
る場合、中央領域ＣＬａに配置されたパッドに対するプ
ローブＰＢａを、半導体チップの長辺方向にそって配列
する必要が生じる。この中央領域ＣＬａに対するプロー
ブＰＢａが存在するため、半導体チップＣＨａの中央領
域ＣＲに配置されたパッドに対するプローブＰＢｃの配
置領域が、チップ長辺方向に沿って拡張されることにな
る。したがって、１つの半導体チップＣＨａに対するプ
ローブＰＢａおよびＰＢｃの配置領域が、半導体チップ
ＣＨａの長辺の長さよりも長くなる。したがって、この
半導体チップＣＨａと隣接半導体チップＣＨｂに隙間
（距離Ｌ）が生じ、応じて試験治具ＴＪの大きさが同じ
場合、同時に試験される半導体チップの数が少なくなる
という問題が生じる。ウエハテスト時においては、半導
体チップは整列して配置されている。この場合、図９
（Ｂ）に示すように、半導体チップサイズが等価的に大
きくなったことに対応するため、同様、同時にテストで
きる半導体チップの数が低減される。
【００５４】したがって、本実施の形態３におけるよう
に、半導体チップＣＨの中央領域ＣＲに配置されるパッ
ドの数を試験時に低減し、この空き状態とされたパッド
へ、この中央領域ＣＬａに配置されたパッドの機能を割
当てることにより、等価的にパッドの数を低減すること
ができ、数多くの半導体チップを同時に試験することが
できる。
【００５５】図１０は、パッドの具体的配列の一例を示
す図である。中央領域ＣＲにおいて長辺方向に沿って、
アドレス信号ＡＤａ，ＡＤｂおよびＡＤｃを受けるアド
レス信号入力パッドＰＤＡ１、ＰＤＡ２およびＰＤＡ３
と、データビットＤＱ０、ＤＱ１、…、ＤＱｎを入出力
するためのデータ入出力パッドＰＤＡＱ０、ＰＤＡＱ
１、…、ＰＤＡＱｎが配置される。このデータ入出力ビ
ットの数は任意である。アドレス信号ＡＤａ、ＡＤｂお
よびＡＤｃは、テストモード時に縮退され（内部ですべ
て選択状態とされる）、使用されない。一方、データ入
出力ビットＤＱ０〜ＤＱｎは、テスト動作時１ビットに
縮退され、パッドＰＤＡＱ０〜ＰＤＡＱｎの１つのパッ
ドを介してテストデータの入出力が行なわれる。
【００５６】中央領域ＣＬａにおいて、チップ短辺方向
に沿って、外部から与えられる入力信号、すなわち、ロ
ウアドレスストローブ信号／ＲＡＳを受けるパッドＰＤ
Ｂ１、コラムアドレスストローブ信号／ＣＡＳを受ける
パッドＰＤＢ２、ライトイネーブル信号／ＷＥを受ける
パッドＰＤＢ３、および通常動作モード時およびテスト
動作モード時いずれのモード時においても使用されるア
ドレス信号ＡＤｄ〜ＡＤｅを受けるアドレス信号入力パ
ッドＰＤＢ４〜ＰＤＢ５が整列して配置される。この領
域ＣＬａに沿って整列して配置されるパッドＰＤＢ１〜
ＰＤＢ５は、テスト動作モード時において、中央領域Ｃ
Ｒにおいて配置されたパッドＰＤＡ１〜ＰＤＡ３とデー
タ入出力パッドＰＤＡＱ０〜ＰＤＡＱｎの未使用パッド
とにその機能がそれぞれ割当てられる。
【００５７】なお、この図１０に示す配置において、ア
ドレス信号ＡＤａ〜ＡＤｅはすべて中央領域ＣＲに整列
して配置されてもよい。中央領域ＣＲにおいて、テスト
動作時においてその数を低減することができる。すなわ
ちテスト時に未使用とされるパッドを中央領域ＣＲに配
置し、この未使用パッドに対し領域ＣＬａに配置された
パッドの機能を割当てられればよい。
【００５８】図１１は、データ入出力パッドをテスト時
に１つに縮退する部分の構成を概略的に示す図である。
このデータ入出力パッド縮退部分は、図８において、パ
ッド切換回路ＰＳＷとして示すブロックに含まれる。図
１１において、内部回路としてのメモリセルアレイＭ♯
０〜Ｍ♯３それぞれにおいて、通常時およびテスト動作
時いずれにおいても（ｍ＋１）個のメモリセルＭＣ０〜
ＭＣｍが同時に選択される。これらのメモリセルアレイ
Ｍ♯０〜Ｍ♯３に対して、アドレス信号ビットＡＤｄ〜
ＡＤｅに従って（正確にはこれらのデコード信号に従っ
て）同時に選択された（ｍ＋１）個のメモリセルＭＣ０
〜ＭＣｍから１つのメモリセルを選択するＩＯセレクタ
４０ａ〜４０ｄが設けられる。図１１においては、ＩＯ
セレクタ４０ａ〜４０ｄの各々は、１ビットのメモリセ
ルを選択し、対応のデータ入出力パッドＰＤＡＱ０〜Ｐ
ＤＡＱ３と結合するように示される。ＩＯセレクタ４０
ａ〜４０ｄの各々が選択するメモリセルの数は、この半
導体記憶装置のデータ入出力ビットの数に合わせて適当
に変更される。図１１においては、このＩＯセレクタ４
０ａ〜４０ｄはそれぞれ対応のデータ入出力パッドＰＤ
ＡＱ０〜ＰＤＡＱ３に結合されるように示されるが、言
うまでもなく、このＩＯセレクタ４０ａ〜４０ｄと対応
のデータ入出力パッドＰＤＡＱ０〜ＰＤＡＱ３の間に
は、データ入出力回路が配置される。
【００５９】メモリセルアレイＭ♯０〜Ｍ♯３の内部デ
ータ入出力バス４２ａ〜４２ｄとデータの授受を行なう
ための縮退回路５０が設けられる。この縮退回路５０
は、一例としてデータ入出力パッドＰＤＡＱ２に結合さ
れる。縮退回路５０は、テストモード動作時、マルチビ
ットテストモード指示信号ＭＢＴの活性化に応答して活
性状態とされ、このデータ書込時においては、データ入
出力パッドＰＤＡＱ２へ与えられたテストデータ（ＤＱ
２）を内部データ入出力バス４２ａ〜４２ｄ上に伝達す
る。これにより、メモリセルアレイＭ♯０〜Ｍ♯３それ
ぞれにおいて同時に選択されたメモリセルＭＣ０〜ＭＣ
ｎに対し同じデータが書込まれる。データ読出時におい
ては、この縮退回路５０は、内部データ入出力バス４２
ａ〜４２ｄ上に読出されたデータ（４（ｍ＋１）ビット
のデータ）を１ビットデータに縮退して（論理の一致／
不一致により判定結果を１ビットで示す）、データ入出
力パッドＰＤＡＱ２へ出力する。これにより、通常動作
モード時において、使用されるパッドＰＤＡＱ０〜ＰＤ
ＡＱ３は、テスト動作モード時において、パッドＰＤＡ
Ｑ２のみが使用されることになり、パッドＰＤＡＱ０〜
ＰＤＡＱ１およびＰＤＡＱ３に対し別のパッドの機能を
割当てることができる。
【００６０】図１２は、図１１に示す縮退回路５０の構
成を概略的に示す図である。図１２において、縮退回路
５０は、データ入出力バスＩ／Ｏ（バス４２ａ〜４２
ｄ）上の内部読出データを受け、これらの内部読出デー
タの論理の一致／不一致を検出して、その検出結果を示
す信号Ｐ／ＺＦを発生して出力バッファ５５へ与える一
致検出回路５１と、テストデータ書込時入力バッファ５
６から与えられたテストデータを内部入出力バスＩ／Ｏ
へ伝達する書込回路５２とを含む。一致検出回路５１
は、マルチビットテストモード指示信号ＭＢＴの活性化
時活性化されて、与えられた内部読出データの論理がす
べて一致している場合には、パスを示す状態に信号Ｐ／
ＺＦを設定して出力バッファ５５へ与える。書込回路５
２は、マルチビットテストモード指示信号ＭＢＴの活性
化時活性化され、かつ内部書込活性化信号ＷＢに応答し
て活性化されて、入力バッファ５０から与えられる書込
データを内部データ入出力バスＩ／Ｏ上へ伝達する。出
力バッファ５５および入力バッファ５６は、データ入出
力用のパッドＰＤＡＱ２に結合される。これらの出力バ
ッファ５５および入力バッファ５６は、ＩＯセレクタ４
０ｃに結合されるが、図面を簡略化するために、このＩ
Ｏセレクタ４０ｃに対する接続経路は示していない。
【００６１】また、図１２に示す縮退回路５０の構成に
おいて、一致検出回路５１は、メモリセルアレイＭ♯０
〜Ｍ♯３それぞれに対して設けられる初段の一致検出回
路と、これらの初段の一致検出回路の出力を受ける次段
の一致検出回路との２段構成であってもよい。この次段
の一致検出回路からパス／フェールを示す信号Ｐ／ＺＦ
が出力される。書込回路５２は、またＩＯセレクタ４０
ａ〜４０ｄを選択状態（メモリセルＭＣ０〜ＭＣｍをす
べて選択する状態）に設定し、テストデータを各ＩＯセ
レクタ４０ａ〜４０ｄの入力部へ伝達する構成とされて
もよい。
【００６２】出力バッファ５５は、読出指示信号φＲＥ
に応答して活性化され、一致検出回路５１から与えられ
る信号Ｐ／ＺＦをパッドＰＤＡＱ２へ出力する（テスト
動作モード時）。また入力バッファ５６は、書込指示信
号φＩＥに応答して活性化され、データ入出力パッドＰ
ＤＡＱ２へ与えられたデータＤＱ２から内部書込データ
を生成して書込回路５２へ与える（テスト動作モード
時）。
【００６３】図１３は、パッド機能を切換えるための構
成を示す図であり、テスト動作モード時にパッドＰＤＢ
ａの機能をパッドＰＤＡａへ割当てるための構成が代表
的に示される。中央領域ＣＬａに配設されるパッドと中
央領域ＣＲにおいて配置されるパッドとの対応関係は予
め一意的に定められる。
【００６４】図１３において、中央領域ＣＬａに配置さ
れたパッドＰＤＢａに対しバッファ回路６０が設けら
れ、中央領域ＣＲに設けられたパッドＰＤＡａに対しバ
ッファ回路６２が設けられる。パッドＰＤＢａとバッフ
ァ回路６０の間に、マルチビットテストモード指示信号
ＭＢＴの活性化時非導通状態とされるスイッチング素子
６５ａが配置され、パッドＰＤＡａとバッファ回路６０
との間に、マルチビットテストモード指示信号ＭＢＴの
活性化時導通状態とされるスイッチング素子６５ｂが配
置される。パッドＰＤＡａに対して設けられたバッファ
回路６２は、マルチビットテストモード動作時、この信
号ＭＢＴにより非活性状態とされる。
【００６５】マルチビットテストモード時においては、
信号ＭＢＴが活性状態（図１３においてはハイレベル）
とされ、スイッチング素子６５ａが非導通状態とされ、
スイッチング素子６５ｂが導通状態とされる。応じて、
バッファ回路６０は、パッドＰＤＢａから電気的に切り
離され、かつパッドＰＤＡａに電気的に接続される。バ
ッファ回路６２は、信号ＭＢＴの活性化により非活性状
態とされる（または縮退状態とされる（アドレスバッフ
ァのとき））。この状態においては、パッドＰＤＡａに
与えられた信号がバッファ回路６０へ与えられ、バッフ
ァ回路６０から対応の内部信号が出力される。したがっ
て、テスト動作モード時においては、パッドＰＤＢａの
機能が、パッドＰＤＡａに割当てられたことになる。通
常動作モード時においては、信号ＭＢＴは非活性状態
（図１３においてはローレベル）であり、スイッチング
素子６５ａが導通状態となり、スイッチング素子６５ｂ
が非導通状態とされる。この状態においては、パッドＰ
ＤＢａがバッファ回路６０と電気的に接続され、パッド
ＰＤＡａは、バッファ回路６０から電気的に分離され
る。バッファ回路６２は、信号ＭＢＴの非活性化によ
り、活性状態（イネーブル状態）とされる。これによ
り、バッファ回路６０，６２は、通常動作モード時には
それぞれ、パッドＰＤＢａ，ＰＤＡａに与えられた信号
に従って内部信号を出力する。
【００６６】なお、スイッチング素子６５ａは、テスト
動作モード時にバッファ回路６０の入力部にパッドＰＤ
ＡａおよびＰＤＢａ両者が接続され、その入力容量が増
加するのを防止するために設けられている。このパッド
ＰＤＢａの容量およびそのノイズが問題とならない場
合、スイッチング素子６５ａは特に設ける必要はない。
また、スイッチング素子６５ａおよび６５ｂは、信号伝
搬経路を切換える機能を有するものであればよく、ＣＭ
ＯＳトランスミッションゲート、論理ゲートなどのいず
れの構成をも利用することができる。
【００６７】［変更例］図１４は、この実施の形態３の
変更例の構成を示す図である。図１４において、半導体
チップ１の長辺に関する中央部に配置された中央領域Ｃ
ＬａにパッドＰＤＢが整列して配置され、また半導体チ
ップ１の短辺方向についての中央部に配置された中央領
域ＣＲにおいてパッドＰＤＡが整列して配置される。中
央領域ＣＬａに配置されるパッドＰＤＢ２としては、テ
スト動作モード時において縮退されない信号を受けるパ
ッドが配置される。一方、中央領域ＣＲに配置されたパ
ッドＰＤＡは、データ入出力パッドＰＤＡＱ０〜ＰＤＡ
Ｑｍ（図１４において８ビットのデータ入出力パッド）
を含む。これらのデータ入出力パッドＰＤＡＱに対する
データを１ビットデータに縮退する縮退回路５０が設け
られる。縮退回路５０は、中央領域ＣＬａに配置された
パッドＰＤＢｘに接続される。この図１４に示す構成の
場合、データ入出力パッドＰＤＡＱ０〜ＰＤＡＱｍに対
するデータが縮退回路５０により縮退され、パッドＰＤ
Ｂｘに伝達される（データ読出動作時）。したがって、
テスト動作モード時においては、中央領域ＣＬａに整列
して配置されたパッドＰＤＢおよびＰＤＢｘを用いて信
号の入出力が行なわれてテストが実行される。パッドＰ
ＤＢｘは空きパッドでもよく、テスト動作時に縮退され
るアドレス信号入力パッドでもよい。この構成の場合、
単にデータ入出力パッドの機能を切換えるだけであり、
機能が切換えられるパッドの数を少なくすることがで
き、切換回路部分の占有面積を低減することができる。
縮退回路５０の構成は、図１１に示す構成と同じであ
り、単に図１１に示す縮退回路５０はデータ入出力パッ
ドＰＤＡＱ２に代えてパッドＰＤＢｘに接続される点が
異なるだけである。この場合、縮退回路５０は、図１２
に示す出力バッファ５５および入力バッファ５６を含む
ように構成される。
【００６８】なお、この実施の形態３において、短辺方
向に沿って整列して配置されるパッドＰＤＢは長辺方向
の中央部の領域ＣＬａに配置されている。しかしなが
ら、このパッドＰＤＢは、半導体チップ１の長辺両端部
における領域ＣＬｂおよびＣＬｃ（図８参照）に配置さ
れてもよい。
【００６９】また、テスト動作時において縮退されるま
たは未使用とされるパッドを中央領域ＣＬａに整列して
配置し、通常動作時およびテスト動作時いずれにおいて
も使用されるパッドを中央領域ＣＲに配置するように構
成されてもよい。
【００７０】以上のように、この実施の形態３に従え
ば、一方方向および他方方向に沿って整列して配置され
るパッドにおいて、一方方向に沿って通常動作時および
テスト動作時両動作時に使用されるパッドを配置し、他
方方向に沿ってテスト動作時に縮退されるまたは使用さ
れないパッドを配置するとともに、テスト動作時には、
一方方向または他方方向に沿って使用されるパッドが整
列されるようにこのパッドの機能を切換えるように構成
したため、テスト動作時において使用されるパッドの数
を低減して、１列に整列して配置することができ、同時
にテストすることのできるデバイス（半導体チップ）の
数を増加することができ、テストに要する時間を低減す
ることができる。
【図面の簡単な説明】
【図１】 この発明に従う半導体装置のパッド配置の原
理的構成を示す図である。
【図２】 （Ａ）はこの発明の実施の形態１の半導体装
置の平面配置を示す図であり、（Ｂ）はその概略正面図
である。
【図３】 この発明の実施の形態１の変更例の半導体装
置の平面レイアウトを示す図である。
【図４】 この発明の実施の形態２に従う半導体装置の
平面レイアウトを示す図である。
【図５】 図４に示すレイアウトの効果を説明するため
の図である。
【図６】 図４に示すパッド部分の構成を概略的に示す
図である。
【図７】 この発明の実施の形態２の変更例の構成を概
略的に示す図である。
【図８】 （Ａ）はこの発明の実施の形態３に従う半導
体装置の平面レイアウトを概略的に示し、（Ｂ）は、テ
スト動作時における使用されるパッドの配置を示す図で
ある。
【図９】 この発明の実施の形態３の効果を説明するた
めの図である。
【図１０】 この発明の実施の形態３におけるパッド配
置の具体例を示す図である。
【図１１】 この発明の実施の形態３におけるパッド切
換部分の構成を概略的に示す図である。
【図１２】 図１１に示す縮退回路の構成を概略的に示
す図である。
【図１３】 図８（Ａ）に示すパッド切換回路の要部の
構成を概略的に示す図である。
【図１４】 この発明の実施の形態３の変更例の構成を
概略的に示す図である。
【図１５】 従来の半導体装置のパッド配置を示す図で
ある。
【図１６】 従来の内部降圧回路の構成を概略的に示す
図である。
【符号の説明】
１ 半導体チップ、Ｍ♯０〜Ｍ♯３ 内部回路（メモリ
セルアレイ）、ＣＲ中央領域、ＣＬａ 中央領域、ＣＬ
ｂ，ＣＬｃ 半導体チップ端部領域、Ｐ１，ＰＤ パッ
ド、４ ボンディングワイヤ、１０ ダイパッド、１２
絶縁性物質、１４ モールド樹脂、ＶＤＣ１〜ＶＤＣ
８ 内部降圧回路、ＰＤＶ１〜ＰＤＶ８ 電源入力パッ
ド、ＰＤＡ，ＰＤＢ パッド、ＰＳＷ パッド切換回
路、ＰＤＢ１〜ＰＤＢ５ パッド、ＰＤＡ１〜ＰＤＡ３
縮退信号を受けるパッド、ＰＤＡＱ０〜ＰＤＡＱｎ，
ＰＤＡＱｍ データ入出力パッド、５０ 縮退回路、６
５ａ，６５ｂ スイッチング素子、ＰＤＢａ，ＰＤＡａ
パッド、６０，６２ バッファ回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/108 (72)発明者 大石 司 東京都千代田区丸の内二丁目２番３号 三菱電機株式会社内 (72)発明者 浜出 啓 東京都千代田区丸の内二丁目２番３号 三菱電機株式会社内 (56)参考文献 特開 平４−335570（ＪＰ，Ａ) 特開 平６−222948（ＪＰ，Ａ) 実開 平２−65340（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 21/66 H01L 21/822 H01L 27/04 H01L 27/108 G11C 29/00 651

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 外部からの電源電位を受ける複数の電源
    パッド、および 前記複数の電源パッドの間に配置され、前記電源電位か
    ら内部電圧を生成する内部電圧発生回路を備える、半導
    体装置。
  2. 【請求項２】 前記複数の電源パッドは、半導体チップ
    の第１の方向に沿って、前記第１の方向と直交する第２
    の方向についての中央部に整列して配置される、請求項
    １記載の半導体装置。
  3. 【請求項３】 半導体チップの第１の方向に関しての端
    部に配置され、外部から与えられる電源電位を受けて内
    部へ供給する電源パッド、および 前記半導体チップの前記第１の方向の前記端部に前記電
    源パッド近傍に配置され、前記電源パッドから前記電源
    電位を受けて内部電圧を生成する内部電圧発生回路を備
    え、 前記電源パッドは、前記第１の方向と直交する第２の方
    向に関しての前記半導体チップの中央部に配置され、か
    つ前記内部電圧発生回路は前記半導体チップ上の前記第
    １の方向に関しては前記電源パッドよりも外側の位置に
    配置される、半導体装置。
  4. 【請求項４】 前記内部電圧発生回路は前記電源電位を
    変換して内部電源電位を発生する内部降圧回路である、
    請求項１ないし３のいずれかに記載の半導体装置。
  5. 【請求項５】 前記複数の電源パッドは、同一電圧レベ
    ルの電圧を受け、 前記内部電圧発生回路は、前記複数のパッドからの電源
    電圧を受けて前記内部電圧を発生する、請求項１記載の
    半導体装置。
  6. 【請求項６】 前記内部電圧発生回路は、前記複数の電
    源パッドに隣接しかつ電源パッドの間に挟まれる様に配
    置される、請求項１記載の半導体装置。
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