KR0164800B1 - 하이브리드 반도체 메모리 장치 - Google Patents

Abstract

[청구범위에 기재된 발명이 속하는 기술 분야]

본 발명은 반도체 메모리장치에 관한 것으로, 특히 리드프레임의 배치에 관련된 하이브리드 반도체 메모리장치에 관한 것이다.

[발명이 해결하려고 하는 기술적 과제]

수율을 향상시키기 위하여 도입된 개념이 하이브리드 반도체 메모리장치이다. 기존의 반도체 메모리장치에서 4개의 단위칩의 연결하여 4배의 집적도를 갖는 1개의 단일 하이브리드 메모리장치를 얻기위한 가장 손쉬운 방법중의 하나는 별도의 패드층을 구비하는 것이다. 그러나, 상기와 같이 별도의 패드층을 구비한다는 것은 상기 단일 하이브리드 메모리장치의 면적을 크게 증가시키게 되어 패키지의 크기를 늘리게 된다. 따라서 하이브리드 메모리장치를 위해 별도의 패드들을 배치하게 되면 집적도면에서 상당한 불리함을 감수하지 않으면 안된다. 따라서 본 발명의 과제는 수율을 향상시킴과 동시에 별도의 패드증가없는 하이브리드 반도체 메모리장치를 구현하는 데 있다.

[발명의 해결방법의 요지]

다수의 데이타를 저장하는 메모리셀 어레이와, 상기 메모리셀 어레이에 저장된 데이타를 액세스하는 주변회로들과, 칩내외부의 입출력신호들이 유통되는 다수의 패드들을 구비하는 단위칩이 다수개 형성된 웨이퍼를 가지는 하이브리드 반도체 메모리장치에 있어서, 상기 하이브리드 칩을 구성하는 각각의 단위칩에 공통으로 입력되는 다수의 공통 리드프레임과, 상기 하이브리드 칩을 구성하는 각각의 단위칩에 개별적으로 입력되는 다수의 개별 리드프레임으로 이루어짐을 특징으로 하는 하이브리드 반도체 메모리장치를 구현함으로써 상기 과제를 달성하게 된다.

[발명의 중요한 용도]

칩면적의 증가없이 수율이 향상된 반도체 메모리장치.

Description

하이브리드 반도체 메모리장치.

제1도는 웨이퍼상에서 종래기술에 따른 칩배열상태를 보여주는 단면.

제2도는 웨이퍼상에서 본 발명에 따른 칩배열상태를 보여주는 도면.

제3도는 제2도에서 4개의 단위칩들을 구성을 보여주는 도면.

제4도는 제2도를 구성하는 반도체 메모리장치의 리드프레임의 구성을 보여주는 도면.

본 발명은 반도체 메모리장치에 관한 것으로, 특히 리드프레임의 배치에 관련된 하이브리드 반도체 메모리장치에 관한 것이다.

제한된 칩내부에 보다 많은 수의 데이타를 저장하기 위하여 반도체 메모리장치의 집적화는 끊임없이 진행되고 있다. 이에 따라 진보된 공정기술들이 속속 개발되고 있다. 공정기술의 진보에 따라 반도체 메모리장치의 집적도는 3-4년에 4배정도씩 증가하게 되었고, 칩면적은 3-4년에 1.5배정도씩 증가하게 되었다. 상기한 바와 같은 집적화기술의 개발에 따라 동일한 면적의 칩내부에 포함되는 소자들의 갯수는 증가하게 되고, 이에 따라 공정이 진행되는 과정은 복잡해질 수 밖에 없다. 이와 같은 공정이 복잡성 따라 수율을 높이는 데에는 그만큼의 어려움이 따른다. 복잡한 공정이란 공정단계가 증가한다는 것을 의미하는 것으로써 웨이퍼를 처리하는 중에 먼지입자 등에 의해 발생할 수 있는 불량발생확률 또한 증가하게 되는 것이다. 칩의 크기에 한정하여 생각해보면, 칩의 크기가 비록 3-4년에 한번씩 1.5배씩 증가한다하더라도 결과적으로 증가하는 것만은 분명한 사실로써, 칩의 크기가 증가한다는 것은 전술한 바와 같은 공정단계의 증가와 함께 한개의 칩이 양품이 될 확율을 그만큼 낮추게 되는 요인이 된다. 이와 같은 요인에 따라 동일한 크기의 웨이퍼에서 얻을 수 있는 수율의 안정적인 확보는 더더욱 어려워지게 된다.

이와 같이 집적화에 따른 수율저하를 방지하기 위한 노력의 하나로 최근 하이브리드 메모리장치의 개념이 도입되고 있다. 하이브리드의 개념에 대해서는 첨부된 도면을 사용하여 설명하겠다.

제1도는 종래기술에 따른 일반적인 반도체 메모리장치의 웨이퍼구조를 보여주는 도면이다.

제1도를 참조하면, 하나의 웨이퍼상에는 다수의 단위칩들이 형성된다. 상기 단위칩은 제1도의 실시예에서는 1기가디램으로 설정하였다. 상기 웨이퍼는 1기가디램의 모노리딕 칩(monolithic chip)을 다수개 패터닝(pattering)하여 웨이퍼전체가 다수개의 1기가디램칩으로 구성된다. 상기 단위칩에서 불량칩에는 ×표시가 되어 있고, 합격칩에는 빗금표시가 되어 있다.

상기에서 테스트과정을 거쳐 합격판정을 받은 칩은 패키지공정을 거치게 되고, 불량판정을 받은 칩은 전체제작공정을 마쳤음에도 불구하고 버려져야 한다. 이상과 같은 방법을 사용하게 되는 경우, 상기 불량판정을 받은 칩은 상기 1기가디램의 전체영역중 극히 일부에 해당되는 것으로써, 이러한 일부분의 불량에 의해서 전체칩은 사용하지 못하게 된다. 이같은 방법을 사용하게 되는 경우, 1기가디램급이상의 집적도를 가지는 차세대 메모리장치의 수율은 급격하게 저하된다. 다시 말해서 칩의 크기가 증가하고 공정의 복잡도가 증가될수록 안정적인 수율의 확보는 거의 불가능하게 된다.

제2도는 본 발명의 실시예에 따른 하이브리드 반도체 메모리장치의 웨이퍼구조를 보여주는 도면이다.

제2도를 참조하면, 하나의 웨이퍼상에는 다수의 단위칩들이 형성된다. 상기 단위칩은 어떠한 용량을 지니고 있어도 관계없으나 본 실시예에서는 256메가디램으로 설정하였다. 즉, 상기 웨이퍼는 256메가디램의 모노리딕칩을 다수개 패터닝하여 웨이퍼전체가 다수개의 256메가디램으로 구성된다. 상기 단위칩에는 다수의 불량칩이 ×형태로 표시되어 있고, 합격칩은 0형태로 표시되어 있으며, 인접하는 4개의 칩이 모두 합격칩일 경우에는 그 4개의 칩이 빗금으로 표시되어 있다.

제2도의 실시예에서는 각각의 단위칩을 256메가디램으로 구성하여 상기 각각의 단위칩의 합격, 불량에 따라 다르게 표시된다. 여기서 하나의 단위칩이 합격일 경우에는 소정의 제1용량 예를 들어 256메가디램의 칩으로 사용하게 되고, 상기 각 단위칩중 4개의 인접한 칩이 모두 합격인 경우에는 상기 4개의 단위칩을 조합하여 소정의 제2용량 예를 들어 1기가디램의 칩으로 사용하게 된다.

이상에서와 같이 1기가디램이 다수개(본 실시예에서는 4개)의 단위칩들로 구성되어 있고, 상기 단위칩들을 모듈(module)화하면 하나의 웨이퍼에서 얻을 수 있는 수율은 획기적으로 향상될 것이다.

이상과 같은 하이브리드 반도체 메모리장치는 1995년 일본의 NEC사에 의해 ISSCC논문에 발표되어 있다. 그러나 상기 논문에서는 단순한 개념을 제시하였고 본 발명에서는 그에 따른 아키텍쳐중 상당히 중요한 리드프레임의 배치에 대하여 상세하게 설명하겠다.

상술한 바와 같이 4개의 단위칩의 연결하여 4배의 집적도를 갖는 1개의 단일 하이브리드 메모리장치를 얻기위한 가장 손쉬운 방법중의 하나는 별도의 패드층을 구비하는 것이다. 그러나 상기와 같이 별도의 패드층을 구비한다는 것은 상기 단일 하이브리드 메모리장치의 면적을 크게 증가시키게 되어 패키지의 크기를 늘리게 된다. 따라서 하이브리드 메모리장치를 위해 별도의 패드들을 배치하게 되면 집적도면에서 상당한 불리함을 감수하지 않으면 안된다.

따라서 본 발명의 목적은 수율을 향상시킨 반도체 메모리장치를 제공하는 데 있다.

본 발명의 다른 목적은 별도의 패드추가없이 두가지 용량의 웨이퍼를 얻을 수 있는 하이브리드 메모리장치를 구현하는 데 있다.

상기 본 발명의 목적들을 달성하기 위하여 다수의 데이타를 저장하는 메모리셀 어레이와, 상기 메모리셀 어레이에 저장된 데이타를 액세스하는 주변회로들과, 칩내외부의 입출력신호들이 유통되는 다수의 패드들을 구비하는 단위칩이 다수개 형성된 웨이퍼를 가지는 하이브리드 반도체 메모리장치는, 상기 하이브리드 칩을 구성하는 각각의 단위칩에 공통으로 입력되는 다수의 공통 리드프레임과, 상기 하이브리드 칩을 구성하는 각각의 단위칩에 개별적으로 입력되는 다수의 개별 리드프레임으로 이루어짐을 특징으로 한다.

또, 본 발명의 목적들을 달성하기 위하여 다수의 데이타를 저장하는 메모리셀 어레이와, 상기 메모리셀 어레이에 저장된 데이타를 액세스하는 주변회로들과, 칩내외부의 입출력신호들이 유통되는 다수의 패드들을 구비하는 단위칩이 다수개 형성된 웨이퍼를 가지는 본 발명에 따른 하이브리드 반도체 메모리장치는, 상기 각 단위칩을 구성하는 패드들이 하나의 리드프레임과 공통으로 접속됨을 특징으로 한다.

또한, 본 발명의 목적들을 달성하기 위하여 다수의 데이타를 저장하는 메모리셀 어레이와, 상기 메모리셀 어레이에 저장된 데이타를 액세스하는 주변회로들과, 칩내외부의 입출력신호들이 유통되는 다수의 패드들을 구비하는 단위칩이 다수개 형성된 웨이퍼를 가지는 본 발명에 따른 하이브리드 반도체 메모리장치는, 상기 각 단위칩을 구성하는 패드들이 다수의 리드프레임가 개별적으로 접속됨을 특징으로 한다.

이하 첨부된 도면을 사용하여 본 발명에 따른 하이브리드 반도체 메모리장치의 바람직한 실시예를 설명하겠다.

제3도는 제2도에서 4개의 단위칩들을 구성을 보여주는 도면이다.

제4도는 제2도를 구성하는 반도체 메모리장치의 리드프레임의 배치를 보여주는 도면이다.

제3도를 참조하면, 각 단위칩들은 리드-온 칩(lead-on chip)구조의 리드프레임에 대응되도록 각 단위칩들의 안쪽 장방향으로 패드들이 배치되어 있다.

제4도를 참조하면, 상기 단위칩들은 각각의 사용에 따른 패드들끼리 접속되어 있다. 따라서 단위 리드프레임의 설계에 따라 1개의 단위칩들이 개별적으로 사용되기도 하고, 경우에 따라 상기 단위칩들을 조합하여 하이브리드 칩으로 사용되기도 한다. 제4도에서와 같이 4개의 단위칩을 조합하여 1개의 하이브리드 칩으로 사용하게 되는 경우, 각 단위칩에서 동일한 사용 패드는 웨이퍼공정을 거쳐 패키지상태로 되는 과정에서 진행되는 리드프레임으로 접속된다. 이와 같은 리드프레임구조에서 고려해야 할 사항중에는 파워라인처리가 있다. 단위칩내에서의 파워라인은 단위칩자체의 설계목적에 맞게 자유자재로 설계할 수 있으나 하이브리드 칩의 경우에는 각 단위칩들간의 파워라인들을 서로 연결할 방법이 필요하게 된다. 그러나 인접하는 단위칩간을 연결하는 파워라인들을 메탈로 연결하게 되면, 단위칩들 각각을 테스트하는 과정에서 인접하는 각 단위칩들과의 파워를 분리하여야 한다. 왜냐하면 파워라인들이 모두 연결된 상태에서 단위칩을 테스트하게 되면 인접하는 단위칩의 파워라인의 단락등에 의한 대기전류증가와 동작불량등의 영향이 테스트하는 단위칩 자체에까지 영향을 주기 때문이다. 그러나 이와같이 단위칩을 분리하는 과정에서 트랜지스터와 같은 액티브소자들을 사용하게 되면 하이브리드 칩을 구성하는 파워라인저항이 크게 증가하게 되어 칩의 특성이 나빠질 확률이 커진다. 그러므로 인접하는 단위칩들간의 파워라인을 연결할 때 단일 하이브리드 칩의 조립단계에서 연결하는 것이 바람직하다. 다시말해서 하이브리드 칩의 리드프레임설계시 파워라인용 리드프레임은 인접하는 단위칩들의 파워요구를 모두 수용할 수 있도록 설계하면 되는 것이다.

만일 단위칩들간의 파워라인들을 연결할 필요가 없을 경우, 혹은 파워드라인을 연결할 필요가 없을 경우 상기 파워라인을 연결하지 않아도 상기와 같은 칩설계에 따라 패드들의 변동이 없게 되므로 문제가 발생되지 않는다. 따라서 단위칩들간의 파워라인연결은 하이브리드 칩의 구현단계에서 리드프레임으로 대응하는 것이 타당하다. 제4도에 도시된 바와 같은 파워라인의 설계는 반대로 리드프레임에도 적용할 수 있다. 제어신호들 예를 들어 로우어드레스 스트로브신호 혹은 컬럼어드레스 스트로브신호와 같은 제어신호들이 입력되는 패드는 각 단위칩당 1개가 있는 것이 통상적인데 이러한 상황은 하이브리드 칩에도 마찬가지로 적용될 것이다. 그러므로 4개의 단위칩으로 하이브리드 칩을 구성하는 경우에는 3개의 본딩패드가 불필요하게 된다. 그리고 이들 본딩패드뿐만 아니라 각각의 본딩패드에 연결된 회로들 또한 블필요하게 반복되는 것이므로 레이아웃(layout)측면에서 굉장히 비효율적이 된다. 그러나 하이브리드 칩과 같이 큰 면적의 칩에서는 신호가 전달되는 패스가 길어지게 되어 칩의 동작속도가 느려지기 때문에 어차피 이들 신호지연을 방지하기 위한 신호가 전달되는 패스의 중간중간에 버퍼를 설치하여야 한다. 반복되는 회로들을 이러한 버퍼의 개념으로 사용하게 된다면 실제로 레이아웃의 증가는 생각만큼 심하지 않다고 볼 수 있다. 따라서 상기 로우어드레스 스트로브신호 및 컬럼어드레스 스트로브신호와 같은 제어신호를 위한 리드프레임을 각 단위칩의 제어신호용 패드에 모두 본딩할 수 있도록 설계하여 이들 패드에 연결되어 있는 지어신호용 버퍼를 각 단위칩에서 사용하도록 할 수 있다. 이와 같은 어드레스입력용 패드의 리드프레임설계까지도 적용할 수 있음은 물론이다. 상기에서 공통 리드프레임에 인가되는 신호로써 전원전압, 어드레스 입력신호 및 제어신호를 사용하고, 개별 리드프레임으로 인가되는 신호로써 데이타 입출력신호가 사용하면 칩설계의 측면에서 다양한 잇점을 취할 수 있게 된다.

이상에서와 같이 각 단위칩을 조합가능하도록 리드프레임을 형성하게 되면 칩면적의 증가없이 경우에 따라서는 제1용량의 메모리칩으로, 또, 경우에 따라서는 제2용량의 메모리칩으로 사용할 수 있는 하이브리드 메모리장치가 구현된다. 이상과 같은 하이브리드 반도체 메모리장치가 구현되면 고집적 반도체 메모리장치의 수율을 급진적으로 향상시키게 된다. 이상에서와 같이 개별 리드프레임과 공통 리드프레임으로 나누어 리드프레임을 설계하는 본 발명의 기술적 사상은 변경가능하다. 즉, 하이브리드 반도체 메모리장치를 구현할 때 모든 패드들을 공통으로 사용하도록 공통으로 사용되는 리드프레임을 설계할 수도 있고, 모든 패드들을 개별적으로 사용하도록 개별 리드프레임을 설계할 수도 있음은 당분야에 통상의 지식을 가진 이에게는 용이하게 적용가능한 사실이다.

Claims (5)

1. 다수의 데이타를 저장하는 메모리셀 어레이와, 상기 메모리셀 어레이에 저장된 데이타를 액세스하는 주변회로들과, 칩내외부의 입출력신호들이 유통되는 다수의 패드들을 구비하는 단위칩이 다수개 형성된 웨이퍼를 가지는 하이브리드 반도체 메모리장치에 있어서, 상기 하이브리드 칩을 구성하는 각각의 단위칩에 공통으로 입력되는 다수의 공통 리드프레임과, 상기 하이브리드 칩을 구성하는 각각의 단위칩에 개별적으로 입력되는 다수의 개별 리드프레임으로 이루어짐을 특징으로 하는 하이브리드 반도체 메모리장치.
2. 제1항에 있어서, 상기 공통 리드프레임으로 인가되는 신호가 전원전압신호, 어드레스 입력신호 및 제어신호임을 특징으로 하는 하이브리드 반도체 메모리장치.
3. 제1항에 있어서, 상기 개별 리드프레임으로 인가되는 신호가 데이타입출력신호임을 특징으로 하는 하이브리드 반도체 메모리장치.
4. 다수의 데이타를 저장하는 메모리셀 어레이와, 상기 메모리셀 어레이에 저장된 데이타를 액세스하는 주변회로들과, 칩내외부의 입출력신호들이 유통되는 다수의 패드들을 구비하는 단위칩이 다수개 형성된 웨이퍼를 가지는 하이브리드 반도체 메모리장치에 있어서, 상기 각 단위칩을 구성하는 패드들이 하나의 리드프레임과 공통으로 접속됨을 특징으로 하는 하이브리드 반도체 메모리장치.
5. 다수의 데이타를 저장하는 메모리셀 어레이와, 상기 메모리셀 어레이에 저장된 데이타를 액세스하는 주변회로들과, 칩내외부의 입출력신호들이 유통되는 다수의 패드들을 구비하는 단위칩이 다수개 형성된 웨이퍼를 가지는 하이브리드 반도체 메모리장치에 있어서, 상기 각 단위칩을 구성하는 패드들이 다수의 리드프레임과 개별적으로 접속됨을 특징으로 하는 하이브리드 반도체 메모리장치.