JPH0685185A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0685185A JPH0685185A JP4253867A JP25386792A JPH0685185A JP H0685185 A JPH0685185 A JP H0685185A JP 4253867 A JP4253867 A JP 4253867A JP 25386792 A JP25386792 A JP 25386792A JP H0685185 A JPH0685185 A JP H0685185A
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Abstract
(57)【要約】
【目的】 チップ短辺側のサイズを縮小して短辺方向に
厳しいパッケージへの収納を容易にする。また、ＬＯＣ
構造に実装する際にボンディング線がリードフレームを
またぐことのないようにして薄型パッケージへの収納を
容易にする。 【構成】 周辺回路１４およびパッド領域１５を長辺方
向の中央部に短辺方向に長くなるように配置し、セルア
レイ部１１を、短辺方向にはカラムアドレスデコーダ１
３を挟んで２段に重ね、長辺方向にはロウアドレスデコ
ーダ１２を挟むように配置する。
厳しいパッケージへの収納を容易にする。また、ＬＯＣ
構造に実装する際にボンディング線がリードフレームを
またぐことのないようにして薄型パッケージへの収納を
容易にする。 【構成】 周辺回路１４およびパッド領域１５を長辺方
向の中央部に短辺方向に長くなるように配置し、セルア
レイ部１１を、短辺方向にはカラムアドレスデコーダ１
３を挟んで２段に重ね、長辺方向にはロウアドレスデコ
ーダ１２を挟むように配置する。
Description
【０００１】
【産業上の利用分野】本発明の半導体集積回路装置に関
し、特にダイナミック型ランダムアクセスメモリ（ＤＲ
ＡＭ）等の半導体集積回路装置のレイアウト構成に関す
る。
し、特にダイナミック型ランダムアクセスメモリ（ＤＲ
ＡＭ）等の半導体集積回路装置のレイアウト構成に関す
る。
【０００２】
【従来の技術】６４ＭＤＲＡＭに関しては各社からいく
つかのレイアウトが提案されている。図３は、その一例
を示すレイアウト図であって、チップ３０の長辺方向の
中央部には短辺方向に長い周辺回路部３４が配置され、
周辺回路部３４を挟んで左右にそれ以外の回路が対称的
に配置されている。
つかのレイアウトが提案されている。図３は、その一例
を示すレイアウト図であって、チップ３０の長辺方向の
中央部には短辺方向に長い周辺回路部３４が配置され、
周辺回路部３４を挟んで左右にそれ以外の回路が対称的
に配置されている。
【０００３】即ち、周辺回路部の左右には、センスアン
プおよび１６Ｍのセルを有するセルアレイ部３１が、ロ
ウアドレスデコーダ３２を挟んで上下方向（短辺方向）
に２段重ねられている。そして、各セルアレイ部３１と
周辺回路部３４との間にはそれぞれカラムデコーダ３３
が設けられ、また各セルアレイ部のそれぞれの短辺方向
の外側にはチップの長辺に沿ってパッド領域３５が配置
されている。
プおよび１６Ｍのセルを有するセルアレイ部３１が、ロ
ウアドレスデコーダ３２を挟んで上下方向（短辺方向）
に２段重ねられている。そして、各セルアレイ部３１と
周辺回路部３４との間にはそれぞれカラムデコーダ３３
が設けられ、また各セルアレイ部のそれぞれの短辺方向
の外側にはチップの長辺に沿ってパッド領域３５が配置
されている。
【０００４】このレイアウト例では、カラムアドレスデ
コーダ３３は各セルアレイ部３１毎に設けられるが、ロ
ウアドレスデコーダ３２は上下にあるセルアレイ部に共
通に使用されている。
コーダ３３は各セルアレイ部３１毎に設けられるが、ロ
ウアドレスデコーダ３２は上下にあるセルアレイ部に共
通に使用されている。
【０００５】図４は、６４ＭＤＲＡＭの他のレイアウト
例を示す図であって、この例ではチップ４０の短辺方向
の中央部に長辺方向に延びるパッド領域４５が配置さ
れ、その上下にそれぞれ周辺回路部４４が設けられてお
り、それ以外の回路はパッド領域に対し対称的に配置さ
れる。
例を示す図であって、この例ではチップ４０の短辺方向
の中央部に長辺方向に延びるパッド領域４５が配置さ
れ、その上下にそれぞれ周辺回路部４４が設けられてお
り、それ以外の回路はパッド領域に対し対称的に配置さ
れる。
【０００６】即ち、チップ４０の四隅に１６Ｍ分のセル
とセンスアンプを有するセルアレイ部４１が配置され、
長辺方向においては２組のセルアレイ部４１間にそれぞ
れカラムアドレスデコーダ４３が配置され、各セルアレ
イ部４１と周辺回路部４４との間にはそれぞれロウアド
レスデコーダ４２が配置されている。
とセンスアンプを有するセルアレイ部４１が配置され、
長辺方向においては２組のセルアレイ部４１間にそれぞ
れカラムアドレスデコーダ４３が配置され、各セルアレ
イ部４１と周辺回路部４４との間にはそれぞれロウアド
レスデコーダ４２が配置されている。
【０００７】このレイアウト例では、ロウアドレスデコ
ーダ４２は各セルアレイ部４１毎に設けられるが、カラ
ムアドレスデコーダ４３は左右のセルアレイ部に共通に
用いられている。
ーダ４２は各セルアレイ部４１毎に設けられるが、カラ
ムアドレスデコーダ４３は左右のセルアレイ部に共通に
用いられている。
【０００８】また、この例では、パッドがチップの中央
部に配列されているため、パッケージの組み立ての際に
は、リードをチップ上に延長させたＬＯＣ（リード・オ
ン・チップ）構造のリードフレームが用いられる。即
ち、リードフレームはチップ上に載置され、信号用リー
ド１ａ、電源（ＶCCまたはＧＮＤ）用リード１ｂとチッ
プ上のパッドとはボンディング線２により接続される。
部に配列されているため、パッケージの組み立ての際に
は、リードをチップ上に延長させたＬＯＣ（リード・オ
ン・チップ）構造のリードフレームが用いられる。即
ち、リードフレームはチップ上に載置され、信号用リー
ド１ａ、電源（ＶCCまたはＧＮＤ）用リード１ｂとチッ
プ上のパッドとはボンディング線２により接続される。
【０００９】
【発明が解決しようとする課題】上述した第１の従来例
では、パッド領域が上下辺に２個所配置されるため、ま
た第２の従来例ではロウアドレスデコーダが短辺方向に
２個所に分かれて配置されるため、短辺方向のサイズが
大きくなる欠点があった。
では、パッド領域が上下辺に２個所配置されるため、ま
た第２の従来例ではロウアドレスデコーダが短辺方向に
２個所に分かれて配置されるため、短辺方向のサイズが
大きくなる欠点があった。
【００１０】さらに、従来例ではロウアドレスデコーダ
が長辺方向に延在しているため、即ちワード線が短辺方
向に走ることになるため、短辺方向の縮小が困難な構造
となっていた。ワード線には通常ポリシリコンが用いら
れているが、ワード線を低抵抗化するためにはポリシリ
コン上にＡｌ配線を配置し複数個所でこれと接続するこ
とが必要となり、そのためのコンタクト領域を短辺方向
に確保しなければならなくなるからである。
が長辺方向に延在しているため、即ちワード線が短辺方
向に走ることになるため、短辺方向の縮小が困難な構造
となっていた。ワード線には通常ポリシリコンが用いら
れているが、ワード線を低抵抗化するためにはポリシリ
コン上にＡｌ配線を配置し複数個所でこれと接続するこ
とが必要となり、そのためのコンタクト領域を短辺方向
に確保しなければならなくなるからである。
【００１１】その結果、従来例では短辺方向のサイズが
１２〜１３mmとなり、５００ミルパッケージ内に収納す
ることが困難であった。また、第１の従来例ではＬＯＣ
構造に対応するものではないため、パッケージもその分
大型化していた。
１２〜１３mmとなり、５００ミルパッケージ内に収納す
ることが困難であった。また、第１の従来例ではＬＯＣ
構造に対応するものではないため、パッケージもその分
大型化していた。
【００１２】さらに、第２の従来例においては、ＬＯＣ
によるパッケージ組立の際には、入出力用の信号用リー
ド１ａとパッドの間を、電源用リード１ｂをまたいでボ
ンディングしなければならないため、パッケージ厚の増
大を招き、ＴＳＯＰ（Thin Small Outline Package）な
どの薄型パッケージに搭載することが困難な構造となっ
ていた。
によるパッケージ組立の際には、入出力用の信号用リー
ド１ａとパッドの間を、電源用リード１ｂをまたいでボ
ンディングしなければならないため、パッケージ厚の増
大を招き、ＴＳＯＰ（Thin Small Outline Package）な
どの薄型パッケージに搭載することが困難な構造となっ
ていた。
【００１３】
【課題を解決するための手段】本発明の半導体集積回路
装置は、長辺方向の中央部に短辺方向のほぼ全体の長さ
を占める周辺回路領域およびパッド領域が設けられ、複
数に分割されたセルアレイ部が、短辺方向にアドレスデ
コーダを挟んで２段に重ねられているものである。そし
て、短辺方向にセルアレイ部により挟まれるアドレスデ
コーダをカラムアドレスデコーダとすることができる。
装置は、長辺方向の中央部に短辺方向のほぼ全体の長さ
を占める周辺回路領域およびパッド領域が設けられ、複
数に分割されたセルアレイ部が、短辺方向にアドレスデ
コーダを挟んで２段に重ねられているものである。そし
て、短辺方向にセルアレイ部により挟まれるアドレスデ
コーダをカラムアドレスデコーダとすることができる。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示す６４
ＭＤＲＡＭのレイアウト図である。同図に示されるよう
に、本実施例ではチップ１０の長辺方向の中央部に短辺
方向に延在する周辺回路部１４を配置し、パッド領域１
５を周辺回路部１４を挟む左右両側に配置している。
て説明する。図１は、本発明の第１の実施例を示す６４
ＭＤＲＡＭのレイアウト図である。同図に示されるよう
に、本実施例ではチップ１０の長辺方向の中央部に短辺
方向に延在する周辺回路部１４を配置し、パッド領域１
５を周辺回路部１４を挟む左右両側に配置している。
【００１５】それ以外の回路は、パッド領域１５および
周辺回路部１４を挟んで左右の対称となる領域に配置さ
れる。即ち、各々の側において短辺方向には、長辺方向
に延びるカラムアドレスデコーダ１３を挟んで２段にセ
ルアレイ部１１が配置され、同様に長辺方向には短辺方
向に延びるロウアドレスデコーダ１２を挟んで２段にセ
ルアレイ部１１が配置されている。ここで、各セルアレ
イ部１１には８Ｍ分のメモリセルとそれに付属するセン
スアンプが配置されている。また、チップの上辺には必
要に応じて設けられるロウアドレス用プリデコーダ１６
が配置されている。
周辺回路部１４を挟んで左右の対称となる領域に配置さ
れる。即ち、各々の側において短辺方向には、長辺方向
に延びるカラムアドレスデコーダ１３を挟んで２段にセ
ルアレイ部１１が配置され、同様に長辺方向には短辺方
向に延びるロウアドレスデコーダ１２を挟んで２段にセ
ルアレイ部１１が配置されている。ここで、各セルアレ
イ部１１には８Ｍ分のメモリセルとそれに付属するセン
スアンプが配置されている。また、チップの上辺には必
要に応じて設けられるロウアドレス用プリデコーダ１６
が配置されている。
【００１６】本実施例では、各ロウアドレスデコーダ１
２は、左右にある２つのセルアレイ部１１に共通に用い
られ、また各カラムアドレスデコーダ１３は上下の２つ
のセルアレイ部に共有されている。
２は、左右にある２つのセルアレイ部１１に共通に用い
られ、また各カラムアドレスデコーダ１３は上下の２つ
のセルアレイ部に共有されている。
【００１７】本実施例では、短辺方向にはパッド領域は
設けられておらず、この方向に存在するデコーダは１本
のカラムアドレスデコーダのみであるので、短辺方向の
サイズを縮小することができる。また、本実施例では、
低抵抗化のために補強用配線とのコンタクトを必要とす
るワード線が長辺方向に走っているため、短辺方向の縮
小化には一層有利な構成となっている。よって、本実施
例により短辺方向のサイズを１１mm以下とすることがで
き、５００ミルパッケージ内に容易に収容することがで
きる。
設けられておらず、この方向に存在するデコーダは１本
のカラムアドレスデコーダのみであるので、短辺方向の
サイズを縮小することができる。また、本実施例では、
低抵抗化のために補強用配線とのコンタクトを必要とす
るワード線が長辺方向に走っているため、短辺方向の縮
小化には一層有利な構成となっている。よって、本実施
例により短辺方向のサイズを１１mm以下とすることがで
き、５００ミルパッケージ内に容易に収容することがで
きる。
【００１８】また、本実施例をＬＯＣパッケージに実装
する場合、リードフレームの信号用リード１ａとボンデ
ィングパッドとを接続するボンディング線２を電源用リ
ード１ｂをまたがないように配線することができるよう
になるので、ＴＳＯＰのような薄型パッケージにも容易
に収容することが可能になる。
する場合、リードフレームの信号用リード１ａとボンデ
ィングパッドとを接続するボンディング線２を電源用リ
ード１ｂをまたがないように配線することができるよう
になるので、ＴＳＯＰのような薄型パッケージにも容易
に収容することが可能になる。
【００１９】図２は、本発明の第２の実施例を示すレイ
アウト図である。同図において、図１の部分と対応する
部分には下１桁が共通する参照番号が付されている。本
実施例では、チップ２０の長辺方向の中央部に短辺方向
に延びるパッド領域２５が設けられ、その左右両側に周
辺回路部２４が配置されている。
アウト図である。同図において、図１の部分と対応する
部分には下１桁が共通する参照番号が付されている。本
実施例では、チップ２０の長辺方向の中央部に短辺方向
に延びるパッド領域２５が設けられ、その左右両側に周
辺回路部２４が配置されている。
【００２０】パッド領域２５およびその両側の周辺回路
部２４を挟んで左右に繰り返し回路となるセルアレイ部
（センスアンプを含む）、ロウアドレスデコーダ、カラ
ムアドレスデコーダが対称的に配置される。即ち、各々
の側において、４Ｍのメモリセルを有するセルアレイ部
２１は、短辺方向には中央にカラムアドレスデコーダ２
３を挟んで２個ずつ配置され、長辺方向にはロウアドレ
スデコーダ２２を挟んで上下段にそれぞれ２対ずつ配置
されている。そして、ロウアドレスデコーダが存在して
いないセルアレイ部２１間には、追加の周辺回路部２４
およびパッド領域２５が設けられている。
部２４を挟んで左右に繰り返し回路となるセルアレイ部
（センスアンプを含む）、ロウアドレスデコーダ、カラ
ムアドレスデコーダが対称的に配置される。即ち、各々
の側において、４Ｍのメモリセルを有するセルアレイ部
２１は、短辺方向には中央にカラムアドレスデコーダ２
３を挟んで２個ずつ配置され、長辺方向にはロウアドレ
スデコーダ２２を挟んで上下段にそれぞれ２対ずつ配置
されている。そして、ロウアドレスデコーダが存在して
いないセルアレイ部２１間には、追加の周辺回路部２４
およびパッド領域２５が設けられている。
【００２１】本実施例においては、第１の実施例と同
様、ロウアドレスデコーダが左右のセルアレイ部に共有
されているが、一本のワード線で選択されるセル数は第
１の実施例の場合の半分になるため、アクセス速度が速
くなる。また、本実施例においては、パッド領域２５が
チップ中央部および左翼部、右翼部に分割されているた
め、チップ遠端側から延びる信号用リード１ａに対して
は、左翼または右翼のパッド領域でボンディングするこ
とが可能となり、リードによる入出力の端子容量の増大
を抑えることができる。
様、ロウアドレスデコーダが左右のセルアレイ部に共有
されているが、一本のワード線で選択されるセル数は第
１の実施例の場合の半分になるため、アクセス速度が速
くなる。また、本実施例においては、パッド領域２５が
チップ中央部および左翼部、右翼部に分割されているた
め、チップ遠端側から延びる信号用リード１ａに対して
は、左翼または右翼のパッド領域でボンディングするこ
とが可能となり、リードによる入出力の端子容量の増大
を抑えることができる。
【００２２】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置は、周辺回路およびパッド領域を長辺方向の
中央部に短辺方向に長くなるように配置し、さらに短辺
方向には、カラムアドレスデコーダを挟むように２段の
セルアレイ部を配置したものであって、短辺方向にはパ
ッド領域は存在せずまた１個のアドレスデコーダにより
２個のセルアレイ部のセルを選択できるようにしたもの
であるので、本発明によれば、チップの短辺方向のサイ
ズ縮小化が可能となり、短辺方向に厳しいパッケージへ
の収納が容易となる。また、パッド領域を長辺方向の中
央部に設けたことにより、ＬＯＣ構造の実装が可能とな
り、その際パッドと外部リードとの接続を他のリードを
またぐことなく実施できるようになるので、ＴＳＯＰに
代表される薄型パッケージへの収納も可能となる。
積回路装置は、周辺回路およびパッド領域を長辺方向の
中央部に短辺方向に長くなるように配置し、さらに短辺
方向には、カラムアドレスデコーダを挟むように２段の
セルアレイ部を配置したものであって、短辺方向にはパ
ッド領域は存在せずまた１個のアドレスデコーダにより
２個のセルアレイ部のセルを選択できるようにしたもの
であるので、本発明によれば、チップの短辺方向のサイ
ズ縮小化が可能となり、短辺方向に厳しいパッケージへ
の収納が容易となる。また、パッド領域を長辺方向の中
央部に設けたことにより、ＬＯＣ構造の実装が可能とな
り、その際パッドと外部リードとの接続を他のリードを
またぐことなく実施できるようになるので、ＴＳＯＰに
代表される薄型パッケージへの収納も可能となる。
【図１】 本発明の第１の実施例のレイアウト図。
【図２】 本発明の第２の実施例のレイアウト図。
【図３】 第１の従来例のレイアウト図。
【図４】 第２の従来例のレイアウト図。
１ａ リードフレームの信号用リード １ｂ リードフレームの電源用リード ２ ボンディング線 １０、２０、３０、４０ チップ １１、２１、３１、４１ セルアレイ部 １２、２２、３２、４２ ロウアドレスデコーダ １３、２３、３３、４３ カラムアドレスデコーダ １４、２４、３４、４４ 周辺回路部 １５、２５、３５、４５ パッド領域 １６、２６ ロウアドレス用プリデコーダ
Claims (3)
- 【請求項１】 長辺方向の中央部に短辺方向のほぼ全体
の長さを占める周辺回路領域およびパッド領域が設けら
れ、複数に分割されたセルアレイ部が、短辺方向にアド
レスデコーダを挟んで２段に重ねられている半導体集積
回路装置。 - 【請求項２】 長辺方向の中央部に短辺方向のほぼ全体
の長さを占める周辺回路領域およびパッド領域が設けら
れ、複数に分割されたセルアレイ部が、短辺方向にはカ
ラムアドレスレコーダを挟んで２段に重ねられ、長辺方
向にはロウアドレスデコーダを挟んで配置されている半
導体集積回路装置。 - 【請求項３】 長辺方向のセルアレイ部間に追加の周辺
回路領域およびパッド領域が設けられている請求項１ま
たは２記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4253867A JP2996324B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4253867A JP2996324B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685185A true JPH0685185A (ja) | 1994-03-25 |
| JP2996324B2 JP2996324B2 (ja) | 1999-12-27 |
Family
ID=17257238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4253867A Expired - Lifetime JP2996324B2 (ja) | 1992-08-28 | 1992-08-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2996324B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5745606A (en) * | 1995-10-11 | 1998-04-28 | Yoshimichi; Kanda | Method and system for storing information in compressed block data |
| US5966316A (en) * | 1997-11-07 | 1999-10-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having storage capacity of 22N+1 bits |
| US6300651B1 (en) | 1998-05-20 | 2001-10-09 | Nec Corporation | Chip layout for symmetrical-critical elements |
| KR100311035B1 (ko) * | 1997-11-21 | 2002-02-28 | 윤종용 | 효율적으로 배치된 패드들을 갖는 반도체 메모리 장치 |
| US6388314B1 (en) | 1995-08-17 | 2002-05-14 | Micron Technology, Inc. | Single deposition layer metal dynamic random access memory |
| US6407939B2 (en) | 1997-06-09 | 2002-06-18 | Micron Technology, Inc. | Single deposition layer metal dynamic random access memory |
| KR100482890B1 (ko) * | 2000-11-07 | 2005-04-14 | 인피네온 테크놀로지스 아게 | 중앙 커넥션필드를 갖는 메모리 배열 |
| US8107312B2 (en) | 2008-01-31 | 2012-01-31 | Samsung Electronics Co., Ltd. | Memory chip array |
-
1992
- 1992-08-28 JP JP4253867A patent/JP2996324B2/ja not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388314B1 (en) | 1995-08-17 | 2002-05-14 | Micron Technology, Inc. | Single deposition layer metal dynamic random access memory |
| US6569727B1 (en) | 1995-08-17 | 2003-05-27 | Micron Technology, Inc. | Method of making a single-deposition-layer-metal dynamic random access memory |
| US5745606A (en) * | 1995-10-11 | 1998-04-28 | Yoshimichi; Kanda | Method and system for storing information in compressed block data |
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| KR100311035B1 (ko) * | 1997-11-21 | 2002-02-28 | 윤종용 | 효율적으로 배치된 패드들을 갖는 반도체 메모리 장치 |
| US6300651B1 (en) | 1998-05-20 | 2001-10-09 | Nec Corporation | Chip layout for symmetrical-critical elements |
| KR100326823B1 (ko) * | 1998-05-20 | 2002-03-04 | 가네꼬 히사시 | 반도체 장치 |
| KR100482890B1 (ko) * | 2000-11-07 | 2005-04-14 | 인피네온 테크놀로지스 아게 | 중앙 커넥션필드를 갖는 메모리 배열 |
| US8107312B2 (en) | 2008-01-31 | 2012-01-31 | Samsung Electronics Co., Ltd. | Memory chip array |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2996324B2 (ja) | 1999-12-27 |
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