JP2932785B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、いわゆるＬＯＣ（Lead
on Chip）構造を有する半導体装置、即ち、半導体チッ
プの素子形成面の上方にリードフレームのインナーリー
ドの先端部が位置するように、半導体チップとリードフ
レームとを固定し、半導体チップのボンディングパッド
とインナーリードの先端部とをワイヤボンディングした
上で、樹脂封止して構成される半導体装置に関する。
【０００２】
【従来の技術】従来、この種の半導体装置として、図６
にその一部を透視してなる斜視図、図７にその断面図
（図６のＡ−Ａ線に沿った断面図）を示すようなものが
知られている。
【０００３】図中、１は半導体チップ（ＬＳＩチッ
プ）、２は半導体チップ１の素子形成面、３はリードフ
レーム、４はリードフレーム３のインナーリード、５は
リードフレーム３の外部リード、６は半導体チップ１と
リードフレーム３とを固定する両面接着テープである。
【０００４】また、７はＶcc電源用のインナーリード
中、特に、バスバーと呼ばれる部分、８はＶss電源用の
インナーリード中、特に、バスバーと呼ばれる部分、９
はＡu線からなるボンディングワイヤ、１０はモールド
樹脂である。
【０００５】このＬＯＣ構造の半導体装置は、主とし
て、４Ｍ〜１６ＭビットのＤＲＡＭを搭載するパッケー
ジ技術として開発されてきたものであり、リードフレー
ム中、半導体チップを搭載するダイパッドと呼ばれる部
分をなくして、半導体チップの素子形成面上にインナー
リードを引き回すという構造を採用したものである。
【０００６】また、特に、図６に示すＬＯＣ構造の半導
体装置は、従来、半導体チップに形成されていたアルミ
ニウム電源配線に代わって低インピーダンスのバスバー
７、８を設け、これらバスバー７、８を配線のように扱
い、複数の箇所で各周辺回路に対してワイヤボンディン
グする構造を採用し、電源に対する電気的特性の向上を
図っている。
【０００７】
【発明が解決しようとする課題】ここに近年、ＤＲＡＭ
においては、多ビット化に伴い、図８に示すような出力
バッファ１１が８個、１６個、３２個・・・というよう
に、その個数を増大させて搭載されるに至っている。
【０００８】なお、１２、１３はインバータ、１４、１
５はｎＭＯＳ、１６はボンディングパッド、１７は外部
リード、１８は外部負荷である。また、Ｒ１〜Ｒ３、Ｌ
１、Ｃ１〜Ｃ４は、ボンディングパッド１６から外部リ
ード１７に至る信号経路に存在する寄生インピーダンス
の抵抗成分、インダクタンス成分、容量成分を示してい
る。また、外部負荷１８は、容量ＣＬ、抵抗Ｒ４、Ｒ
５、電流源Ｊ１、Ｊ２でモデル化したものを一例として
示している。
【０００９】かかるＤＲＡＭにおいては、８個、１６
個、３２個・・・の出力バッファ１１が同時にスイッチ
ングした場合に発生するノイズは、電源線のみで負担で
きるものではなく、その対策が求められていた。
【００１０】ここに、本来、信号が出力されるボンディ
ングパッドは、その位置について、信号が出力されるイ
ンナーリードは、その長さ、面積について、信号が入力
されるのみのボンディングパッドやインナーリード以上
の電気的特性上の配慮がなされるべきである。
【００１１】即ち、信号が出力されるボンディングパッ
ド及びインナーリードは、図８に示すような寄生インピ
ーダンス成分Ｒ１〜Ｒ３、Ｌ１、Ｃ１〜Ｃ４が、できる
限り小さくなるように配慮すべきである。
【００１２】しかしながら、図６に示す従来のＬＯＣ構
造の半導体装置においては、信号が出力されるボンディ
ングパッド及びインナーリードを、信号が入力されるの
みのボンディングパッド及びインナーリードと同様に取
り扱い、信号が出力されるボンディングパッドを、信号
が入力されるのみのボンディングパッドと同様に半導体
チップ１の素子形成面２の長辺方向に沿った中央部に配
列させると共に、これに対応させて、信号が出力される
インナーリードの先端部を、信号が入力されるのみのイ
ンナーリードの先端部と同様に半導体チップ１の素子形
成面２の長辺方向に沿った中央部の上方に位置させてい
た。
【００１３】このため、寄生インピーダンス成分Ｒ１〜
Ｒ３、Ｌ１、Ｃ１〜Ｃ４の値が大きくなり、多くの出力
バッファが同時にスイッチングした場合に発生するノイ
ズの低減化を図ることができないという問題点があると
共に、信号伝達に遅延が生じ、読出しの高速化を図るこ
とができないという問題点があった。
【００１４】また、図６に示す従来のＬＯＣ構造の半導
体装置においては、図９に示すように、信号の経路１９
が折れ線を描き、これがまた、高速化の妨げとなってい
た。なお、２０はメモリセルアレイを分割してなるブロ
ック、４Ａは信号が入力されるインナーリード、２１Ａ
は信号が入力されるボンディングパッド、２１Ｂは信号
が出力されるボンディングパッド、４Ｂは信号が出力さ
れるインナーリード、である。
【００１５】本発明は、かかる点に鑑み、信号が出力さ
れるのみ又は信号が入出力されるボンディングパッドか
ら外部リードに至る信号経路の寄生インピーダンスを小
さくし、複数の出力バッファが同時にスイッチングした
場合に発生するノイズの低減化と、読出しの高速化とを
図ることができると共に、信号経路を短縮し、この面か
らも高速化を図ることができるようにしたＬＯＣ構造の
半導体装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】図１は本発明の原理説明
図であり、図中、２２は半導体チップ、２３は半導体チ
ップ２２の素子形成面、２４は信号が入力されるのみの
ボンディングパッド、２５は信号が出力されるのみ又は
信号が入出力されるボンディングパッド、２６は信号が
入力されるのみのインナーリード、２７は信号が出力さ
れるのみ又は信号が入出力されるインナーリード、２
８、２９はボンディングワイヤである。
【００１７】ここに、本発明によるＬＯＣ構造の半導体
装置は、ボンディングパッド中、信号が入力されるのみ
のボンディングパッド２４は、素子形成面２３の中央部
に形成し、信号が出力されるのみ又は信号が入出力され
るボンディングパッド２５は、素子形成面２３の周辺部
に形成するというものである。
【００１８】したがって、また、インナーリード中、信
号が入力されるのみのインナーリード２６は、その先端
部を、信号が入力されるのみのボンディングパッド２４
の近傍に配置し、信号が出力されるのみ又は信号が入出
力されるインナーリード２７は、その先端部を、信号が
出力されるのみ又は信号が入出力されるボンディングパ
ッド２５の近傍に配置するというものである。
【００１９】
【作用】本発明によれば、信号が出力されるのみ又は信
号が入出力されるインナーリード２７の素子形成面２３
とのオーバラップ部分を小さくすることができるので、
信号が出力されるのみ又は信号が入出力されるボンディ
ングパッド２５から外部リードに至る信号経路の寄生イ
ンピーダンス成分を小さくすることができる。したがっ
て、複数の出力バッファが同時にスイッチングした場合
に発生するノイズの低減化と、読出しの高速化とを図る
ことができる。
【００２０】また、図１に信号経路３０を示すように、
信号経路の折り返し部分を減らし、信号経路を短縮する
ことができる。したがって、この面からも高速化を図る
ことができる。
【００２１】
【実施例】以下、図２〜図５を参照して、本発明の第１
実施例〜第４実施例について、本発明を６４Ｍビットの
ＤＲＡＭに適用した場合を例にして説明する。
【００２２】第１実施例・・図２ 図１は本発明の第１実施例の要部を示す平面図である。
図中、３２はチップ本体、３３はチップ本体３２の素子
形成面、３４〜４１は８Ｍビットのブロック、４２〜７
７はボンディングパッド、７８〜１０３はインナーリー
ドである。
【００２３】また、ＲＡＳバーはロウアドレス・ストロ
ーブ信号、ＣＡＳバーはコラムアドレス・ストローブ信
号、ＷＥバーは書込み制御信号、ＯＥバーは読出し制御
信号、Ａ０〜Ａ１１はアドレス信号、ＤＱ０〜ＤＱ７は
データ信号、Ｖcc、Ｖssは電源電圧を示している。
【００２４】ここに、ボンディングパッド４２〜７７
中、ボンディングパッド４３、４６、５１、５７、６
２、６９はＶcc電源用のボンディングパッド、ボンディ
ングパッド４２、４８、５４、５９、６５、６８はＶss
電源用のボンディングパッドである。
【００２５】また、ボンディングパッド４４、４５、４
７、４９は制御信号入力用のボンディングパッド、ボン
ディングパッド５０、５２、５３、５５、５６、５８、
６０、６１、６３、６４、６６、６７はアドレス信号入
力用のボンディングパッド、ボンディングパッド７０〜
７７はデータ信号入出力用のボンディングパッドであ
る。
【００２６】また、インナーリード７７〜１０３中、イ
ンナーリード８４はＶcc電源用のインナーリード、イン
ナーリード９７はＶss電源用のインナーリード、インナ
ーリード７８、７９、１０２、１０３は制御信号入力用
のインナーリードである。
【００２７】また、インナーリード８１、８３、８５、
８７、８９〜９２、９４、９６、９８、１００はアドレ
ス信号入力用のインナーリード、インナーリード８０、
８２、８６、８８、９３、９５、９９、１０１はデータ
信号入出力用のインナーリードである。
【００２８】即ち、この図２から明らかなように、この
第１実施例においては、Ｖcc電源用のボンディングパッ
ド４３、４６、５１、５７、６２、６９、Ｖss電源用の
ボンディングパッド４２、４８、５４、５９、６５、６
８は、素子形成面３３の長辺（長手）方向に沿った中央
部に形成されている。
【００２９】したがって、これに対応させて、Ｖcc電源
用のインナーリード８４及びＶss電源用のインナーリー
ド９７は、その先端部が素子形成面３３の長辺方向に沿
った中央部の上方を延びる構成とされている。
【００３０】また、制御信号入力用のボンディングパッ
ド４４、４５、４７、４９及びアドレス信号入力用のボ
ンディングパッド５０、５２、５３、５５、５６、５
８、６０、６１、６３、６４、６６、６７も、素子形成
面３３の長辺方向に沿った中央部に形成されている。
【００３１】したがって、これに対応させて、制御信号
入力用のインナーリード７８、７９、１０２、１０３及
びアドレス信号入力用のインナーリード８１、８３、８
５、８７、８９〜９２、９４、９６、９８、１００は、
それぞれ、その先端部が素子形成面３３の長辺方向に沿
った中央部の上方に位置する構成とされている。
【００３２】また、データ信号入出力用のボンディング
パッド７０〜７７は、素子形成面３３の長辺方向に沿っ
た周辺部に形成されている。したがって、また、これに
対応させて、データ信号入出力用のインナーリード８
０、８２、８６、８８、９３、９５、９９、１０１は、
それぞれ、その先端部が素子形成面３３の長辺方向に沿
った周辺部の上方に位置する構成とされている。
【００３３】ここに、この第１実施例では、ロウアドレ
スストローブ信号ＲＡＳバー、コラムアドレスストロー
ブ信号ＣＡＳバー、アドレス信号Ａ０〜Ａ１１といった
入力信号が素子形成面３３の長辺方向に沿った中央部の
回路群に取り込まれる。
【００３４】この素子形成面３３の長辺方向に沿った中
央部では、回路が集中していること、電源がバスバーに
より低インピーダンスであること等により、ＬＯＣ構造
のメリットが活かされ、各ブロック３４〜４１に中央部
からアクセス指示が伝播される。
【００３５】この指示は、ＤＲＡＭの場合、ワード線の
伝播遅延、センスアンプの活性信号の伝播遅延、コラム
アドレスの伝播遅延が伴ってチップ中央部からチップ周
辺部に向かって行われ、データ信号入出力用のボンディ
ングパッド７０〜７７の近傍にある出力バッファを経て
ボンディングパッド７０〜７７に到達し、データ信号入
出力用のインナーリード８０、８２、８６、８８、９
３、９５、９９、１０１を介して外部リードに至る。
【００３６】かかる第１実施例によれば、データ信号入
出力用のボンディングパッド７０〜７７は、素子形成面
３３の長辺方向に沿った周辺部に形成され、また、これ
に対応させて、データ信号入出力用のインナーリード８
０、８２、８６、８８、９３、９５、９９、１０１は、
それぞれ、その先端部が素子形成面３３の長辺方向に沿
った周辺部の上方に位置する構成とされているので、デ
ータ信号入出力用のインナーリード８０、８２、８６、
８８、９３、９５、９９、１０１の素子形成面３３との
オーバラップ部分を小さくすることができる。
【００３７】この結果、データ信号入出力用のボンディ
ングパッド７０〜７７から外部リードに至る信号経路の
寄生インピーダンス成分を小さくすることができ、各ブ
ロック３４〜４１の出力バッファが同時にスイッチング
した場合に発生するノイズの低減化と、読出しの高速化
とを図ることができる。
【００３８】また、この第１実施例によれば、信号経路
の折り返し部分を減らし、信号経路を短縮することがで
きるので、この面からも高速化を図ることができる。
【００３９】第２実施例・・図３ 図３は、本発明の第２実施例の要部を示す平面図であ
る。この第２実施例は、出力バッファ部の電源のインピ
ーダンスを改善するものであり、この第２実施例が第１
実施例と異なる点は、素子形成面３３の周辺部のブロッ
ク３５、３６の近傍にＶcc電源用のボンディングパッド
１０４、１０５を形成すると共に、素子形成面３３の周
辺部のブロック３８、３９の近傍にＶss電源用のボンデ
ィングパッド１０６、１０７を形成している点であり、
その他については、第１実施例と同様に構成されてい
る。
【００４０】第３実施例・・図４ 図４は、本発明の第３実施例の要部を示す平面図であ
る。この第３実施例は、第２実施例以上に出力バッファ
部の電源のインピーダンスを改善するものであり、この
第３実施例が第２実施例と異なる点は、素子形成面３３
の周辺部のブロック３４、３７、３８、４０、４１（図
２、図３では図示するが、この図４では図示せず）の近
傍に、それぞれ、Ｖcc電源用のボンディングパッド１０
８、１１５、１１６、１１１、１１２を形成すると共
に、素子形成面３３の周辺部のブロック３４、３６、３
７、３８、４１（同じく、図２、図３では図示するが、
この図４では図示せず）の近傍に、それぞれ、Ｖss電源
用のボンディングパッド１１３、１１４、１０９、１１
０、１１７を形成し、第２実施例（図３）が形成してい
るＶcc電源用のボンディングパッド１０４及びＶss電源
用のボンディングパッド１０６を削除している点であ
り、その他については、第２実施例と同様に構成されて
いる。
【００４１】第４実施例・・図５ 図５は、本発明の第４実施例の要部を示す平面図であ
る。この第４実施例は、短辺（幅）方向に沿った中央部
にＶcc電源用のボンディングパッド４３、６９、Ｖss電
源用のボンディングパッド４２、６８、制御信号入力用
のボンディングパッド４４、４５、４７、４９及びアド
レス信号入力用のボンディングパッド５０、５２、５
３、５５、５６、５８、６０、６１、６３、６４、６
６、６７を形成すると共に、素子形成面３３の短辺方向
に沿った周辺部にデータ信号入出力用のボンディングパ
ッド７０〜７７に形成したものである。
【００４２】したがって、これに対応させて、Ｖcc電源
用のインナーリード８４は、その先端部が素子形成面３
３の短辺方向に沿った中央部の上方を延びる構成とされ
ている。
【００４３】また、制御信号入力用のインナーリード７
８、７９、１０２、１０３及びアドレス信号入力用のイ
ンナーリード８１、８３、８５、８７、８９〜９２、９
４、９６、９８、１００は、その先端部が素子形成面３
３の短辺方向に沿った中央部の上方に位置するように構
成されている。
【００４４】また、データ信号入出力用のインナーリー
ド８０、８２、８６、８８、９３、９５、９９、１０１
は、その先端部が素子形成面３３の短辺方向に沿った周
辺部の上方に位置するように構成されている。
【００４５】
【発明の効果】以上のように、本発明によれば、信号が
出力されるのみ又は信号が入出力されるインナーリード
の素子形成面とのオーバラップ部分を小さくすることが
できるので、信号が出力されるのみ又は信号が入出力さ
れるボンディングパッドから外部リードに至る信号経路
の寄生インピーダンス成分を小さくすることができ、複
数の出力バッファが同時にスイッチングした場合に発生
するノイズの低減化と、読出しの高速化とを図ることが
できると共に、信号経路の折り返し部分を減らし、信号
経路を短縮し、この面からも、読出しの高速化を図るこ
とができる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】本発明の第１実施例の要部を示す平面図であ
る。
【図３】本発明の第２実施例の要部を示す平面図であ
る。
【図４】本発明の第３実施例の要部を示す平面図であ
る。
【図５】本発明の第４実施例の要部を示す平面図であ
る。
【図６】従来のＬＯＣ構造を有する半導体装置を示す斜
視図である。
【図７】図６のＡ−Ａ線に沿った断面図である。
【図８】図６に示す従来のＬＯＣ構造を有する半導体装
置が有する問題点を説明するための回路図である。
【図９】図６に示す従来のＬＯＣ構造を有する半導体装
置が有する問題点を説明するための平面図である。
【符号の説明】
２２ 半導体チップ ２３ 素子形成面 ２４ 信号が入力されるのみのボンディングパッド ２５ 信号が出力されるのみ又は信号が入出力されるボ
ンディングパッド ２６ 信号が入力されるのみのインナーリード ２７ 信号が出力されるのみ又は信号が入出力されるイ
ンナーリード ２８ ボンディングワイヤ ２９ ボンディングワイヤ ３０ 信号経路

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】信号入力用ボンディングパッドを半導体チ
    ップの中央部に設け、信号出力用ボンディングパッド又
    は信号入出力用ボンディングパッドの何れか一方又はそ
    の双方を半導体チップの周辺部に設けて、前記それぞれ
    のボンディングパッドの対応するインナーリードの先端
    部を前記それぞれのボンディングパッドの近傍に配置し
    たことを特徴とする半導体装置。
  2. 【請求項２】電源用ボンディングパッドを半導体チップ
    の中央部又は周辺部の何れか一方又はその双方に設け、
    前記電源用ボンディングパッドが配置された位置に沿っ
    て前記電源用ボンディングパッドのインナーリードを設
    けたことを特徴とする請求項１記載の半導体装置。
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