KR950010760B1 - 다층배선 구조를 갖는 반도체 메모리 장치 - Google Patents

다층배선 구조를 갖는 반도체 메모리 장치 Download PDF

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Abstract

내용 없음.

Description

다층배선 구조를 갖는 반도체 메모리 장치
제 1 도는 종래의 DRAM구성의 개략 평면도.
제 2 도는 제 1 도의 요부구성의 확대평면도.
제 3 도는 최근에 개발된 DRAM구성의 개략 평면도.
제 4 도는 제 3 도의 요부구성의 확대평면도.
제 5 도는 제 4 도의 구성에서 문제점을 갖는 배선예의 평면도.
제 6 도는 본 발명의 일실시예에 의한 DRAM의 요부구성의 평면도.
제 7 도는 제 6 도의 DRAM구성의 개략 평면도.
제 8 도는 2층 배선구조를 갖는 제 6 도의 DRAM의 평면도.
본 발명은 반도체 메모리장치에 관한 것이며, 특히 16M-비트 다이나믹 랜돔 억세스 메모리(DRAM)와 같은 대용량 메모리내의 센스 앰프(S/A)구동신호라인들과 컬럼선택라인의 배치에 관한 것이다.
반도체 메모리 장치는 일반적으로 사각형 형상을 갖는 반도체 칩형으로 구성된다. 이에 관해, 메모리 용량에 따라 S/A구동신호 라인들이 도출된 S/A구동회로의 배치구성과 컬럼선택라인들이 도출된 컬럼디코더를 개발할 필요성이 있다. 특히, G/A구동신호라인들은 센스앰프들을 구동시키기 위해 대량의 전류를 운반하기 때문에 배선폭을 충분히 넓게 선택해야 한다.
이때문에, 반도체칩의 간측면 주변에 S/A구동회로를 제공하는 것이 요망되고, 그에따라 그의 짧은 측면의 방향과 평행한 방향을 따라 S/A구동신호라인들을 배열하는 것이 요망된다. 그러한 배치구성은 4M-비트 DRAM과 같은 비교적 작은 용량의 메모리용으로 적합하다.
그러나, 상술한 배치구성은 최근에 개발된 16M-비트 DRAM과 같은 비교적 대용량 메모리용으로 적합하지 않다. 왜냐하면 배치의 관점에서 볼때, S/A구동회로는 칩상에서 상당히 큰 멱적을 필요로하므로 반도체칩의 긴측면 주변에 S/A구동회로를 배열하기가 아주 어렵다.
본 발명의 양호한 실시예들을 종래 기술의 문제점들과 대조하여 상세히 후술한다.
본 발명의 목적은 16M-비트 DRAM과 같은 대용량 메모리일지라도 배치의 관점에서 아무런 문제점 또는 어려움없이 구성될 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명에 의하면, 반도체칩상에 배열된 컬럼 디코더의 영역과, 반도체칩상에서 컬럼디코더의 반대영역에 배열되는 센스앰프 구동회로의 영역과, 컬럼디코더 영역과 센스앰프 구동회로영역간에 제각기 배열되는 메모리셀 어레이, 컬럼게이트 및 센스앰프구동회로에 의해 구동되는 센스앰프의 각 영역들과, 컬럼게이트부의 배열간격보다 작은 배열간격을 갖도록 컬럼디코더의 영역으로부터 도출되어, 컬럼게이트영역의 각 컬럼게이트부들에 접속되며, 컬럼게이트영역위에 소정수의 군단위로 모여 배치되는 복수의 컬럼영역라인들과, 컬럼선택라인들의 각군 다음에 배치되도록, 센스앰프구동회로의 영역으로부터 도출되어, 센스앰프 영역의 각 센스앰프부들에 접속되며 센스앰프영역위에 배치되는 적어도 하나의 센스앰프구동신호라인을 포함하는 반도체 메모리 장치가 제공된다.
본 발명의 기타 목적 및 특징들은 첨부 도면을 참조하여 설명하는 다음의 양호한 실시예들에 의해 명백히 이해될 수 있다.
전체에 걸쳐, 도면과 관련하여 사용되는 동일 참조번호는 동일구성요소들을 나타내며, 그에 대한 반복설명은 생략한다.
우선, 본 발명의 양호한 실시예의 이해를 도모하기 위해, 제1 및 제 2 도를 참조하여 관련된 종래기술을 설명한다.
제 1 도는 종래의 DRAM의 구성을 개략적으로 나타낸다.
도시된 예는 4M-비트 용량을 갖는 DRAM의 배치구성을 나타낸다. 도면에서, 참조번호 1은 반도체 칩을 나타내고, 2는 256K-비트 용량을 갖는 메모리셀 어레이(영역)를 나타내고, 3은 입력어드레스신호의 로우어드레스를 디코딩하여 대응하는 메모리 셀 어레이(2)내의 1워드라인을 선택하는 로우디코더(영역)를 나타낸다. 또한 참조번호 4로 나타낸 영역은 입력어드레스 신호의 컬럼어드레스들을 디코딩하여 대응 메모리셀 어레이(2)내의 하나 또는 한쌍의 비트라인들을 선택하는 컬럼디코더(영역)와, 선택된 비트라인들을 대응하는 데이타버스에 접속하기 위해, 컬럼 디코더에 의해 제어되는 컬럼게이트(영역)와, 선택된 메모리셀로부터 독출된 데이타를 감지 및 증폭시키는 센스앰프(영역)를 포함한다.
제 2 도는 제 1 도의 요부구성을 확대하여 나타낸다.
도면에서, 참조번호 6은 센스앰프(영역)를, 나타내고, 7은 컬럼디코더(영역)를, 8은 컬럼게이트(영역)를, 9는 대응 S/A구동회로(5)로부터 대응 센스앰프(6)로 S/A구동신호 출력을 공급하는 센스앰프(S/A)구동신호라인을 나타낸다.
따라서, 제1도 및 제2도의 배치에서, S/A구동회로(SA/A DRV)(5)는 반도체 칩(1)의 긴측면 주변에 배치된다.
상술한 배치구성은 상술한 바와같이 4M-비트 정도의 메모리 용량이 비교적 작은 경우에는 문제점을 갖지 않지만 최근에 개발된 16M-비트 DRAM과 같은 비교적 대용량 메모리에서는 문제점을 갖는다. 즉, S/A구동회로는 칩상의 상당히 큰 멱적을 차지하기 때문에, 배치의 관점에서, 16M-비트 DRAM과 같은 대용량 메모리의 칩(제 1 도 참조)의 긴측면의 주변에 S/A구동회로를 배열하기 아주 어려운 문제점이 있다.
이러한 단점에 대처하기 위해, 그러한 대용량 DRAM은 예를들어 제 3 도에 보인 바와 같은 배치의 구성으로 구성할 수도 있다.
제 3 도의 도면은 16M-비트용량을 갖는 DRAM의 배치구성을 나타낸다. 도면에서, 10은 반도체칩을 11은 256K-비트용량의 메모리 셀어레이(영역)를, 12는 로우디코더(영역)를, 13은 센스앰프들과 컬럼게이트들을 포함하는 영역을, 14는 컬럼디코더(CD)(영역)를, 15는 센스앰프(S/A)구동회로(영역)를 나타낸다.
제 4 도는 제 3 도의 요부구성의 확대도이다. 도면에서, 참조번호 16은 센스앰프(영역)를 나타내고, 17은 컬럼게이트(영역)를 나타낸다.
따라서, 제3도 및 제4도의 배치에서, S/A구동회로(15)는 반도체 칩(10)의 짧은 측면주변에서 컬럼디코더(14)의 반대쪽에 배치된다.
이경우에, 제 5 도에 보인 바와같이, 컬럼디코더(14)로부터 도출된 컬럼선택라인들(18a~18h)은 각 컬럼게이트(17)의 배열간격과 동일한 간격으로 배열되고, S/A구동회로(15)로부터 도출된 S/A구동신호라인들(19a~19g)은 각 컬럼 선택라인(18a~18h)간에 제각기 배열되야한다.
그러나, 그러한 신호라인들의 배치는 문제점을 갖는다. 즉, S/A구동신호라인들(19a~19g)은 센스앰프구동용 대전류를 운반해야 하기 때문에, 배서폭이 가능하면 넓게 선택돼야 한다. 특히, 메모리용량이 증가하면, 배치에 있어 배선폭의 선택조건이 까다롭다. 왜냐하면, 센스앰프의 수가 그에 따라 증가하기 때문이다.
이러한 관점에서 S/A구동신호라인들이 각 컬럼선택라인간에 배치되는 제 5 도에 보인 배선배치를 실현하기 어려운 문제점이 여전히 남아있다.
그다음, 본 발명의 양호한 실시예를 제6도~제8도를 참조하여 설명한다.
제 6 도는 본 발명의 일실시예에 의한 DRAM의 요부구성을 나타낸다.
제 6 도의 도면은 16M-비트 DRAM이 제 3 도에 보인 바와같이 구성되는 경우, 즉, 컬럼디코더(영역)(14)와 S/A구동회로(영역)(15)가 서로 대향 배열되고, 컬럼디코더(14)의 각 영역과 S/A구동회로(15)간에 메모리셀어레이(11), 센스앰프(16) 및 컬럼게이트(17)의 각 영역들이 배열되는 경우에 센스앰프(S/A)구동신호라인과 컬럼선택라인들의 배치구성을 나타낸다. 도면에서, 20a~20h는 컬럼디코더(14)로부터 도출된 컬럼선택라인들을 나타내고, 21은 S/A구동회로(15)로부터 도출된 S/A구동신호 라인을 나타낸다.
본 실시예에서, 컬럼선택라인들(20a~20h)은 2군 즉, 컬럼선택라인들(20a~20d)의 군(22)과 컬럼선택라인들(20e~20h)의 군(23)으로 분리되어 각 군 단위로 배열된다.
이경우에, 군(22)과 군(23)에서, 배선의 배치되는 각 신호배선의 간격(d1)이 컬럼게이트(17)의 각 컬럼게이트부들의 배열간격(d2)보다 더 좁게하는 식으로 이루어진다. 결과적으로, 비교적 큰 폭을 갖는 공간이 군들(22, 23)간에서 즉, 컬럼선택라인(20d)과 컬럼선택라인(20e)간에서 확보된다. S/A구동신호라인(21)은 그공간내에 배치된다.
따라서, 이 실시예의 DRAM에 의하면, S/A구동회로(15)가 제3도 및 제 4 도에 보인 바와같이 반도체칩(10)의 짧은 측면 주변에 배치되더라도 충분히 넓은 배선폭을 갖는 S/A구동신호라인(21)을 형성하는 것이 가능하다. 결과적으로, S/A구동신호라인(21)은 센스앰프(6)에 대전류를 공급할 수 있다. 그러므로 배치의 관점에서, 종래기술에서 보인 것과 같은 문제점이나 어려움없이 16M-비트 DRAM을 구성하는 하는 것이 가능하다.
제 7 도는 제 6 도에 보인 DRAM의 개략 구성도이다.
제 7 도에서, 빗금부는 제 6 도의 구성에 해당한다. 제 6 도와 제 7 도를 대비하면 명백한 바와같이 S/A구동회로(영역)(15)과 컬럼디코더(영역)(14)는 반도체칩(10)의 긴측면 방향으로 서로 대향 배치되어 짧은 측면의 방향과 평행한 방향을 따라 제각기 사각형으로 제공된다. 24는 데이타 기입동작과 데이타 독출동작용 내부 타이밍 신호들을 발생하는 클록발생기를 포함하는 주변회로(영역)를 나타내며, 25는 입/출력회로, 여분회로등을 포함하는 주변회로(영역)를 나타낸다.
이 실시예의 DRAM은 알미늄 배선의 2층 구조를 갖는 반도체칩(10)의 형상을 갖는다.
구성의 일예를 제 8 도에 나타낸다.
제 8 도에서, 상부측의 제 2 층의 배선은 제 0 도의 구성과 일치한다. 하부측의 제1층의 배선은 제 2 층에 제공된 각 신호리인을 하부의 반도체기판(도시안함)에 전기적으로 접속하기 위해 제공된다.
제 1 층에서, 2전원선들(pw1; pw2)은 센스 앰프(영역)(16)에 상응하는 영역에서 반도체칩(10)의 많은 측면의 방향과 평행한 방향을 따라 배열한다. 하나는 N-채널트랜지스터들(도시안함)쪽에 접속될 저전압전원선(pw1)이고, 다른 하나는 p-채널 트랜지스터들(도시안함)쪽에 접속될 고전압전원선(pw2)이다. 전원선(pw1)은 접촉구멍(co)을 통해 제 2 층에 제공된 S/A 구동신호라인(21)에 전기적으로 접속된다. 또한 8배선들(w1~w8)은 컬럼게이트(영역)(17)에 상응하는 영역에서 반도체칩(10)의 짧은 측면의 방향과 평행한 방향을 따라 배열된다. 배선들(w1~w8)각각은 제 2 층에 제공된 각 컬럼선택라인들(20a~20h)에 대응 접촉구멍(c1~c8)을 통해 전기적으로 접속된다.
본 발명을 하나의 실시예에 의해 설명했으나 본 발명의 정신과 범위에서 벗어나지 않는 범위내에서 여러 다른 수정실시예도 가능함을 본 분야에 통상의 지식을 가진자는 이해할 것이다.

Claims (9)

  1. 반도체칩(10)상에 배열된 컬럼디코더(14)의 영역과, 반도체칩상에서 컬럼디코더의 반대영역에 배열되는 센스앰프 구동회로(15)의 영역과, 컬럼디코더 영역과 센스앰프 구동회로 영역간에 제각기 배열되는 메모리셀어레이(11), 컬럼게이트(17) 및 센스앰프 구동회로에 의해 구동되는 센스앰프(16)의 각 영역들과, 컬럼게이트부의 배열간격(d2)보다 작은 배열간격(d1)을 갖도록 컬럼디코더의 영역으로부터 도출되어, 컬럼게이트영역의 각 컬럼게이트부들에 접속되며, 컬럼게이트영역위에 소정수의 군(22, 23)단위로 모여 배치되는 복수의 컬럼영역라인들(20a~20n)과 컬럼선택라인들의 각군 다음에 배치되도록, 센스앰프구동회로의 영역으로부터 도출되어 센스앰프 영역의 각 센스앰프부들에 접속되며, 센스앰프영역위에 배치되는 적어도 하나의 센스앰프구동신호라인(21)을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 반도체칩은 2층 배선구조를 가지며, 상기 복수의 컬럼선택라인들과 센스앰프구동라인이 상부측의 제 2 층상에 배열되는 것이 특징인 반도체 메모리 장치.
  3. 제 2 항에 있어서, 제 2 층과 다른 제 1 층의 하부측에 배열되어 센스앰프부들에 접속되는 적어도 하나의 전원선(pw1, pw2)과, 상기 복수의 컬럼선택라인들에 상응하여 상기 제 1 층상에 배열되어 상기 컬럼게이트부들에 접속되는 복수의 배선들(w1~w8)과, 상기 센스앰프 구동라인에 상기 적어도 하나의 전원선을 전기적으로 접속하는 수단과, 상기 복수의 컬럼선택라인의 대응하는 것에 상기 복수의 배선들 각각을 전기적으로 접속하는 수단을 포함하는 것이 특징인 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 전원선과 상기 복수의 배선들은 반도체칩의 짧은 측면 방향과 평행한 방향을 따라 배열되는 것이 특징인 반도체 메모리 장치.
  5. 제 3 항에 있어서, 상기 센스앰프 구동회로의 영역과 상기 컬럼 디코더의 영역은 반도체칩의 긴 측면방향으로 서로 대향배치되어 짧은 측면 방향과 평행한 방향을 따라 제각기 사각형으로 제공되는 것이 특징인 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 복수의 컬럼선택라인과 상기 센스앰프 구동신호라인은 상기 반도체 칩의 긴측면 방향과 평행한 방향을 따라 제각기 배치되는 것이 특징인 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 센스앰프 구동신호라인은 비교적 큰전류 공급이 충분하도록 넓게 형성되는 것이 특징인 반도체 메모리 장치.
  8. 제 6 항에 있어서, 상기 센스앰프 구동신호라인과 상기 복수의 컬럼선택 라인들은 제각기 알미늄 배선에 의해 형성되는 것이 특징인 반도체 메모리 장치.
  9. 제 1 항에 있어서, 상기 장치는 다이나믹 랜덤 억세스 메모리의 형을 갖는 것이 특징인 반도체 메모리 장치.
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