JPH05210973A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05210973A JPH05210973A JP4291362A JP29136292A JPH05210973A JP H05210973 A JPH05210973 A JP H05210973A JP 4291362 A JP4291362 A JP 4291362A JP 29136292 A JP29136292 A JP 29136292A JP H05210973 A JPH05210973 A JP H05210973A
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
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Abstract
(57)【要約】
【目的】 本発明は、半導体記憶装置に関し、例えば１
６ＭビットのＤＲＡＭ等の大容量の半導体記憶装置をレ
イアウトの点で問題なく構成可能にすることを目的とす
る。 【構成】 半導体チップ１０の上にコラムデコーダ１４
の領域とセンスアンプ駆動回路１５の領域とを対向する
ように配置し、該コラムデコーダとセンスアンプ駆動回
路の各領域の間にメモリセルアレイ１１、コラムゲート
１７およびセンスアンプ１６の各領域を配置し、コラム
デコーダの領域から導出される複数のコラム選択線２０
ａ〜２０ｈをその配列ピッチがコラムゲートの対応する
各コラムゲート部の配列ピッチよりも狭くなるように所
定数のグループ２２，２３単位で束ねて配置し、センス
アンプ駆動回路の領域から導出されるセンスアンプ駆動
信号線２１をコラム選択線のグループに隣接させて配置
するように構成する。
６ＭビットのＤＲＡＭ等の大容量の半導体記憶装置をレ
イアウトの点で問題なく構成可能にすることを目的とす
る。 【構成】 半導体チップ１０の上にコラムデコーダ１４
の領域とセンスアンプ駆動回路１５の領域とを対向する
ように配置し、該コラムデコーダとセンスアンプ駆動回
路の各領域の間にメモリセルアレイ１１、コラムゲート
１７およびセンスアンプ１６の各領域を配置し、コラム
デコーダの領域から導出される複数のコラム選択線２０
ａ〜２０ｈをその配列ピッチがコラムゲートの対応する
各コラムゲート部の配列ピッチよりも狭くなるように所
定数のグループ２２，２３単位で束ねて配置し、センス
アンプ駆動回路の領域から導出されるセンスアンプ駆動
信号線２１をコラム選択線のグループに隣接させて配置
するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に、大容量のメモリ、例えば１６Ｍビット等のダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
においてセンスアンプ（Ｓ／Ａ）駆動信号線とコラム選
択線をレイアウトする技術に関する。
り、特に、大容量のメモリ、例えば１６Ｍビット等のダ
イナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
においてセンスアンプ（Ｓ／Ａ）駆動信号線とコラム選
択線をレイアウトする技術に関する。
【０００２】
【従来の技術】図４に従来形の一例としてのＤＲＡＭの
構成が概略的に示される。図示の例は４Ｍビットの容量
を持つＤＲＡＭのレイアウト形態を示す。図中、１は半
導体チップ、２は２５６Ｋビットの容量のメモリセルア
レイ（領域）、３は入力アドレス信号のうちロウアドレ
スをデコードし、対応するメモリセルアレイ２の中の１
本のワード線を選択するロウデコーダ（領域）を示す。
また、４で示される領域は、入力アドレス信号のうちコ
ラムアドレスをデコードし、対応するメモリセルアレイ
２の中の１本もしくは１対のビット線を選択するコラム
デコーダ（領域）と、該コラムデコーダにより制御さ
れ、選択されたビット線を対応するデータバスに接続す
るコラムゲート（領域）と、選択されたメモリセルから
読み出されたデータをセンスし増幅するセンスアンプ
（領域）とが配置されている部分を示す。５はセンスア
ンプ（Ｓ／Ａ）を駆動するＳ／Ａ駆動回路（領域）を示
す。
構成が概略的に示される。図示の例は４Ｍビットの容量
を持つＤＲＡＭのレイアウト形態を示す。図中、１は半
導体チップ、２は２５６Ｋビットの容量のメモリセルア
レイ（領域）、３は入力アドレス信号のうちロウアドレ
スをデコードし、対応するメモリセルアレイ２の中の１
本のワード線を選択するロウデコーダ（領域）を示す。
また、４で示される領域は、入力アドレス信号のうちコ
ラムアドレスをデコードし、対応するメモリセルアレイ
２の中の１本もしくは１対のビット線を選択するコラム
デコーダ（領域）と、該コラムデコーダにより制御さ
れ、選択されたビット線を対応するデータバスに接続す
るコラムゲート（領域）と、選択されたメモリセルから
読み出されたデータをセンスし増幅するセンスアンプ
（領域）とが配置されている部分を示す。５はセンスア
ンプ（Ｓ／Ａ）を駆動するＳ／Ａ駆動回路（領域）を示
す。
【０００３】図５は図４の要部の構成を拡大して示すも
ので、図中、６はセンスアンプ（領域）、７はコラムデ
コーダ（領域）、８はコラムゲート（領域）、そして、
９はＳ／Ａ駆動回路５から出力されるＳ／Ａ駆動信号を
対応するセンスアンプ６に供給するＳ／Ａ駆動信号線を
示す。
ので、図中、６はセンスアンプ（領域）、７はコラムデ
コーダ（領域）、８はコラムゲート（領域）、そして、
９はＳ／Ａ駆動回路５から出力されるＳ／Ａ駆動信号を
対応するセンスアンプ６に供給するＳ／Ａ駆動信号線を
示す。
【０００４】
【発明が解決しようとする課題】従来のレイアウト形態
では、上述したようにメモリ容量が４Ｍビット等のよう
に比較的小さい場合は問題にならないが、近年開発され
ている１６Ｍビット等のように比較的大容量のＤＲＡＭ
では、レイアウトの点で問題がある。すなわち、Ｓ／Ａ
駆動回路は大きな面積を必要とするため、１６Ｍビット
等の大容量のＤＲＡＭでは、図４に示される４Ｍビット
のＤＲＡＭのようにＳ／Ａ駆動回路を半導体チップの長
辺側周辺部に配置することは、レイアウトの面から極め
て困難である。
では、上述したようにメモリ容量が４Ｍビット等のよう
に比較的小さい場合は問題にならないが、近年開発され
ている１６Ｍビット等のように比較的大容量のＤＲＡＭ
では、レイアウトの点で問題がある。すなわち、Ｓ／Ａ
駆動回路は大きな面積を必要とするため、１６Ｍビット
等の大容量のＤＲＡＭでは、図４に示される４Ｍビット
のＤＲＡＭのようにＳ／Ａ駆動回路を半導体チップの長
辺側周辺部に配置することは、レイアウトの面から極め
て困難である。
【０００５】この不都合を解消するためには、例えば、
図６に示されるようにＤＲＡＭをレイアウトすることが
考えられる。図６の例示は、１６Ｍビットの容量を持つ
ＤＲＡＭのレイアウト形態を示すもので、図中、１０は
半導体チップ、１１は２５６Ｋビットの容量のメモリセ
ルアレイ（領域）、１２はロウデコーダ（領域）、１３
はセンスアンプおよびコラムゲートが配置されている領
域、１４はコラムデコーダ（領域）、１５はＳ／Ａ駆動
回路（領域）を示す。このレイアウトでは、Ｓ／Ａ駆動
回路１５はコラムデコーダ１４と対向して半導体チップ
１０の短辺側周辺部に配置されている。
図６に示されるようにＤＲＡＭをレイアウトすることが
考えられる。図６の例示は、１６Ｍビットの容量を持つ
ＤＲＡＭのレイアウト形態を示すもので、図中、１０は
半導体チップ、１１は２５６Ｋビットの容量のメモリセ
ルアレイ（領域）、１２はロウデコーダ（領域）、１３
はセンスアンプおよびコラムゲートが配置されている領
域、１４はコラムデコーダ（領域）、１５はＳ／Ａ駆動
回路（領域）を示す。このレイアウトでは、Ｓ／Ａ駆動
回路１５はコラムデコーダ１４と対向して半導体チップ
１０の短辺側周辺部に配置されている。
【０００６】図７は図６の要部の構成を拡大して示すも
ので、図中、１６はセンスアンプ（領域）、１７はコラ
ムゲート（領域）を示す。この場合、図８に示されるよ
うに、コラムデコーダ１４から導出されるコラム選択線
１８ａ〜１８ｈをそれぞれ対応するコラムゲート１７の
配列ピッチと同じピッチで配線すると、センスアンプ１
５から導出されるＳ／Ａ駆動信号線１９ａ〜１９ｇは、
それぞれコラム選択線１８ａ〜１８ｈの配線間に配線し
なければならなくなる。
ので、図中、１６はセンスアンプ（領域）、１７はコラ
ムゲート（領域）を示す。この場合、図８に示されるよ
うに、コラムデコーダ１４から導出されるコラム選択線
１８ａ〜１８ｈをそれぞれ対応するコラムゲート１７の
配列ピッチと同じピッチで配線すると、センスアンプ１
５から導出されるＳ／Ａ駆動信号線１９ａ〜１９ｇは、
それぞれコラム選択線１８ａ〜１８ｈの配線間に配線し
なければならなくなる。
【０００７】しかしながら、Ｓ／Ａ駆動信号線１９ａ〜
１９ｇは大電流を供給する必要があり、しかもメモリ容
量が増大するとそれに応じてセンスアンプの数も多くな
ることから、Ｓ／Ａ駆動信号線の配線幅は出来るかぎり
広く確保する必要がある。従って、図８に示されるよう
にコラム選択線を配線することには依然として課題が残
される。
１９ｇは大電流を供給する必要があり、しかもメモリ容
量が増大するとそれに応じてセンスアンプの数も多くな
ることから、Ｓ／Ａ駆動信号線の配線幅は出来るかぎり
広く確保する必要がある。従って、図８に示されるよう
にコラム選択線を配線することには依然として課題が残
される。
【０００８】本発明の目的は、かかる従来技術における
課題に鑑み、例えば１６ＭビットのＤＲＡＭ等の大容量
の半導体記憶装置をレイアウトの点で問題なく構成可能
にすることにある。
課題に鑑み、例えば１６ＭビットのＤＲＡＭ等の大容量
の半導体記憶装置をレイアウトの点で問題なく構成可能
にすることにある。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明によれば、半導体チップの上に配置されたコ
ラムデコーダの領域と、前記半導体チップの上において
前記コラムデコーダの領域と対向するように配置された
センスアンプ駆動回路の領域と、前記コラムデコーダの
領域および前記センスアンプ駆動回路の領域の間にそれ
ぞれ配置されたメモリセルアレイ、コラムゲート、およ
び、前記センスアンプ駆動回路により駆動されるセンス
アンプの各領域と、前記コラムデコーダの領域から導出
され、前記コラムゲートの領域の対応する各コラムゲー
ト部に接続されると共に、該コラムゲート部の配列ピッ
チよりも狭い配列ピッチを有するように所定数のグルー
プ単位で束ねられて前記コラムゲートの領域の上方に配
置された複数のコラム選択線と、前記センスアンプ駆動
回路の領域から導出され、前記センスアンプの領域の対
応する各センスアンプ部に接続されると共に、前記所定
数のグループ単位で配置されたコラム選択線のグループ
に隣接するように前記センスアンプの領域の上方に配置
されたセンスアンプ駆動信号線と、を備えたことを特徴
とする半導体記憶装置が提供される。
め、本発明によれば、半導体チップの上に配置されたコ
ラムデコーダの領域と、前記半導体チップの上において
前記コラムデコーダの領域と対向するように配置された
センスアンプ駆動回路の領域と、前記コラムデコーダの
領域および前記センスアンプ駆動回路の領域の間にそれ
ぞれ配置されたメモリセルアレイ、コラムゲート、およ
び、前記センスアンプ駆動回路により駆動されるセンス
アンプの各領域と、前記コラムデコーダの領域から導出
され、前記コラムゲートの領域の対応する各コラムゲー
ト部に接続されると共に、該コラムゲート部の配列ピッ
チよりも狭い配列ピッチを有するように所定数のグルー
プ単位で束ねられて前記コラムゲートの領域の上方に配
置された複数のコラム選択線と、前記センスアンプ駆動
回路の領域から導出され、前記センスアンプの領域の対
応する各センスアンプ部に接続されると共に、前記所定
数のグループ単位で配置されたコラム選択線のグループ
に隣接するように前記センスアンプの領域の上方に配置
されたセンスアンプ駆動信号線と、を備えたことを特徴
とする半導体記憶装置が提供される。
【００１０】
【作用】上述した構成によれば、コラムデコーダの領域
から導出される複数のコラム選択線をその配列ピッチが
コラムゲートの対応する各コラムゲート部の配列ピッチ
よりも狭くなるように所定数のグループ単位で束ねて配
置し、Ｓ／Ａ駆動回路の領域から導出されるＳ／Ａ駆動
信号線をコラム選択線のグループに隣接させて配置する
ようにしている。
から導出される複数のコラム選択線をその配列ピッチが
コラムゲートの対応する各コラムゲート部の配列ピッチ
よりも狭くなるように所定数のグループ単位で束ねて配
置し、Ｓ／Ａ駆動回路の領域から導出されるＳ／Ａ駆動
信号線をコラム選択線のグループに隣接させて配置する
ようにしている。
【００１１】従って、例えば１６ＭビットのＤＲＡＭ等
の大容量メモリに適用した場合に、Ｓ／Ａ駆動回路を半
導体チップの短辺側周辺部に配置しても、Ｓ／Ａ駆動信
号線の配線幅を十分に広く確保することができ、それに
よってＳ／Ａ駆動用の大電流の供給が可能となる。つま
り、当該メモリを、レイアウト上、従来形に見られたよ
うな問題を生じることなく構成することができる。
の大容量メモリに適用した場合に、Ｓ／Ａ駆動回路を半
導体チップの短辺側周辺部に配置しても、Ｓ／Ａ駆動信
号線の配線幅を十分に広く確保することができ、それに
よってＳ／Ａ駆動用の大電流の供給が可能となる。つま
り、当該メモリを、レイアウト上、従来形に見られたよ
うな問題を生じることなく構成することができる。
【００１２】なお、本発明の他の構成上の特徴および作
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。
【００１３】
【実施例】図１に本発明の一実施例としてのＤＲＡＭの
要部の構成が示される。なお、以下の記述において、図
６〜図８に用いられた符号と同じ符号は同等の構成要素
を表しているので、その説明については省略する。図１
の例示は、ＤＲＡＭを図６，図７に示すようにレイアウ
トする場合、すなわち、コラムデコーダ（領域）１４と
Ｓ／Ａ駆動回路（領域）１５とを対向するように配置
し、コラムデコーダ１４とＳ／Ａ駆動回路１５の各領域
の間に、メモリセルアレイ１１、センスアンプ１６およ
びコラムゲート１７の各領域を配置する場合におけるコ
ラム選択線およびＳ／Ａ駆動信号線の配線形態を示した
ものである。同図において、２０ａ〜２０ｈはそれぞれ
コラムデコーダ１４から導出されるコラム選択線、２１
はＳ／Ａ駆動回路１５から導出されるＳ／Ａ駆動信号線
を示す。
要部の構成が示される。なお、以下の記述において、図
６〜図８に用いられた符号と同じ符号は同等の構成要素
を表しているので、その説明については省略する。図１
の例示は、ＤＲＡＭを図６，図７に示すようにレイアウ
トする場合、すなわち、コラムデコーダ（領域）１４と
Ｓ／Ａ駆動回路（領域）１５とを対向するように配置
し、コラムデコーダ１４とＳ／Ａ駆動回路１５の各領域
の間に、メモリセルアレイ１１、センスアンプ１６およ
びコラムゲート１７の各領域を配置する場合におけるコ
ラム選択線およびＳ／Ａ駆動信号線の配線形態を示した
ものである。同図において、２０ａ〜２０ｈはそれぞれ
コラムデコーダ１４から導出されるコラム選択線、２１
はＳ／Ａ駆動回路１５から導出されるＳ／Ａ駆動信号線
を示す。
【００１４】本実施例では、コラム選択線２０ａ〜２０
ｈは、グループ２２（コラム選択線２０ａ〜２０ｄ）と
グループ２３（コラム選択線２０ｅ〜２０ｈ）に分けら
れ、各グループ単位で束ねられて配線されている。この
場合、コラム選択線２０ａ〜２０ｄのグループ２２とコ
ラム選択線２０ｅ〜２０ｈのグループ２３において、そ
れぞれ配線間のピッチｄ１がコラムゲート１７の対応す
る各コラムゲート部の配列ピッチｄ２よりも狭くなるよ
うに配線が行われる。これによって、コラム選択線のグ
ループ２２とグループ２３の間、すなわちコラム選択線
２０ｄとコラム選択線２０ｅの間に比較的幅の広いスペ
ースが確保される。そして、このスペースに線幅の広い
Ｓ／Ａ駆動信号線２１を配線するようにしている。
ｈは、グループ２２（コラム選択線２０ａ〜２０ｄ）と
グループ２３（コラム選択線２０ｅ〜２０ｈ）に分けら
れ、各グループ単位で束ねられて配線されている。この
場合、コラム選択線２０ａ〜２０ｄのグループ２２とコ
ラム選択線２０ｅ〜２０ｈのグループ２３において、そ
れぞれ配線間のピッチｄ１がコラムゲート１７の対応す
る各コラムゲート部の配列ピッチｄ２よりも狭くなるよ
うに配線が行われる。これによって、コラム選択線のグ
ループ２２とグループ２３の間、すなわちコラム選択線
２０ｄとコラム選択線２０ｅの間に比較的幅の広いスペ
ースが確保される。そして、このスペースに線幅の広い
Ｓ／Ａ駆動信号線２１を配線するようにしている。
【００１５】このように本実施例のＤＲＡＭによれば、
例えば図６，図７に示すようにＳ／Ａ駆動回路１５を半
導体チップ１０の短辺側周辺部に配置しても、十分に広
い配線幅を持つＳ／Ａ駆動信号線２１を形成することが
できるので、このＳ／Ａ駆動信号線２１を介してセンス
アンプ１６に大電流を供給することが可能となる。従っ
て、１６Ｍビット等の大容量のＤＲＡＭを、レイアウト
上、従来形に見られたような問題を生じることなく構成
することができる。
例えば図６，図７に示すようにＳ／Ａ駆動回路１５を半
導体チップ１０の短辺側周辺部に配置しても、十分に広
い配線幅を持つＳ／Ａ駆動信号線２１を形成することが
できるので、このＳ／Ａ駆動信号線２１を介してセンス
アンプ１６に大電流を供給することが可能となる。従っ
て、１６Ｍビット等の大容量のＤＲＡＭを、レイアウト
上、従来形に見られたような問題を生じることなく構成
することができる。
【００１６】図２には図１のＤＲＡＭの構成が概略的に
示される。同図においてハッチングで示される部分が、
図１の構成に対応している。図１と図２の対比から明ら
かなように、Ｓ／Ａ駆動回路（領域）１５とコラムデコ
ーダ（領域）１４は、半導体チップ１０の長辺方向に関
して互いに対向し、且つ、半導体チップ１０の短辺方向
と平行な方向に沿ってそれぞれ矩形状の形態で配置され
ている。また、コラム選択線２０ａ〜２０ｈとＳ／Ａ駆
動信号線２１は、半導体チップ１０の長辺方向と平行な
方向に沿ってそれぞれ配線されている。なお、２４はデ
ータ書込みおよび読出しのための内部タイミング信号を
生成するためのクロック・ジェネレータを含む周辺回路
を示し、同様に、２５は入出力回路、冗長回路等を含む
周辺回路を示す。
示される。同図においてハッチングで示される部分が、
図１の構成に対応している。図１と図２の対比から明ら
かなように、Ｓ／Ａ駆動回路（領域）１５とコラムデコ
ーダ（領域）１４は、半導体チップ１０の長辺方向に関
して互いに対向し、且つ、半導体チップ１０の短辺方向
と平行な方向に沿ってそれぞれ矩形状の形態で配置され
ている。また、コラム選択線２０ａ〜２０ｈとＳ／Ａ駆
動信号線２１は、半導体チップ１０の長辺方向と平行な
方向に沿ってそれぞれ配線されている。なお、２４はデ
ータ書込みおよび読出しのための内部タイミング信号を
生成するためのクロック・ジェネレータを含む周辺回路
を示し、同様に、２５は入出力回路、冗長回路等を含む
周辺回路を示す。
【００１７】本実施例のＤＲＡＭは、アルミニウム（Ａ
ｌ）配線の２層構造を有する半導体チップ１０の形態を
持つもので、その構成例は図３に示される。図３におい
て、第２層目（上側の層）の配線が図１の構成に対応し
ている。第１層目（下側の層）の配線は、その下層側の
半導体基板（図示せず）に第２層目の各信号線を適宜電
気的に接続するために設けられている。
ｌ）配線の２層構造を有する半導体チップ１０の形態を
持つもので、その構成例は図３に示される。図３におい
て、第２層目（上側の層）の配線が図１の構成に対応し
ている。第１層目（下側の層）の配線は、その下層側の
半導体基板（図示せず）に第２層目の各信号線を適宜電
気的に接続するために設けられている。
【００１８】下側の第１層において、センスアンプ（領
域）１６に対応する領域に半導体チップ１０の短辺方向
と平行な方向に沿って２つの電源線ＰＷ１およびＰＷ２
が設けられている。一方は、ｎチャネルトランジスタ
（図示せず）側に接続される低電位の電源線ＰＷ１であ
り、他方は、ｐチャネルトランジスタ（図示せず）側に
接続される高電位の電源線ＰＷ２である。電源線ＰＷ１
は、コンタクトホールＣ０を介して上側の第２層のＳ／
Ａ駆動信号線２１に電気的に接続されている。同様に第
１層において、コラムゲート（領域）１７に対応する領
域に半導体チップ１０の短辺方向と平行な方向に沿って
８本の配線Ｗ１〜Ｗ８が設けられている。各配線Ｗ１〜
Ｗ８は、それぞれ対応するコンタクトホールＣ１〜Ｃ８
を介して第２層のコラム選択線２０ａ〜２０ｈにそれぞ
れ電気的に接続されている。
域）１６に対応する領域に半導体チップ１０の短辺方向
と平行な方向に沿って２つの電源線ＰＷ１およびＰＷ２
が設けられている。一方は、ｎチャネルトランジスタ
（図示せず）側に接続される低電位の電源線ＰＷ１であ
り、他方は、ｐチャネルトランジスタ（図示せず）側に
接続される高電位の電源線ＰＷ２である。電源線ＰＷ１
は、コンタクトホールＣ０を介して上側の第２層のＳ／
Ａ駆動信号線２１に電気的に接続されている。同様に第
１層において、コラムゲート（領域）１７に対応する領
域に半導体チップ１０の短辺方向と平行な方向に沿って
８本の配線Ｗ１〜Ｗ８が設けられている。各配線Ｗ１〜
Ｗ８は、それぞれ対応するコンタクトホールＣ１〜Ｃ８
を介して第２層のコラム選択線２０ａ〜２０ｈにそれぞ
れ電気的に接続されている。
【００１９】
【発明の効果】以上説明したように本発明によれば、例
えば１６ＭビットのＤＲＡＭ等の大容量メモリに適用し
た場合、Ｓ／Ａ駆動回路を半導体チップの短辺側周辺部
に配置しても、Ｓ／Ａ駆動信号線の配線幅を十分に広く
確保することができるので、当該メモリをレイアウトの
点で問題なく構成することができる。
えば１６ＭビットのＤＲＡＭ等の大容量メモリに適用し
た場合、Ｓ／Ａ駆動回路を半導体チップの短辺側周辺部
に配置しても、Ｓ／Ａ駆動信号線の配線幅を十分に広く
確保することができるので、当該メモリをレイアウトの
点で問題なく構成することができる。
【図１】本発明の一実施例としてのＤＲＡＭの要部の構
成を示す平面図である。
成を示す平面図である。
【図２】図１のＤＲＡＭの構成を概略的に示した平面図
である。
である。
【図３】図１のＤＲＡＭが２層配線構造を持つことを例
示する平面図である。
示する平面図である。
【図４】従来形の一例としてのＤＲＡＭの構成を概略的
に示した平面図である。
に示した平面図である。
【図５】図４における要部の構成を拡大して示した平面
図である。
図である。
【図６】近年検討されているＤＲＡＭの構成を概略的に
示した平面図である。
示した平面図である。
【図７】図６における要部の構成を拡大して示した平面
図である。
図である。
【図８】図７の構成において問題となるコラム選択線の
配線例を示す平面図である。
配線例を示す平面図である。
１０…半導体チップ １１…メモリセルアレイ １４…コラムデコーダ（領域） １５…センスアンプ（Ｓ／Ａ）駆動回路（領域） １６…センスアンプ（領域） １７…コラムゲート（領域） ２０ａ〜２０ｈ…コラム選択線 ２１…Ｓ／Ａ駆動信号線 ２２，２３…コラム選択線のグループ Ｃ０〜Ｃ８…コンタクトホール ｄ１…コラム選択線の配列ピッチ ｄ２…コラムゲートの配列ピッチ ＰＷ１，ＰＷ２…下側の第１層の配線（電源線） Ｗ１〜Ｗ８…下側の第１層の配線（信号線）
Claims (4)
- 【請求項１】 半導体チップ（１０）の上に配置された
コラムデコーダ（１４）の領域と、 前記半導体チップの上において前記コラムデコーダの領
域と対向するように配置されたセンスアンプ駆動回路
（１５）の領域と、 前記コラムデコーダの領域および前記センスアンプ駆動
回路の領域の間にそれぞれ配置されたメモリセルアレイ
（１１）、コラムゲート（１７）、および、前記センス
アンプ駆動回路により駆動されるセンスアンプ（１６）
の各領域と、 前記コラムデコーダの領域から導出され、前記コラムゲ
ートの領域の対応する各コラムゲート部に接続されると
共に、該コラムゲート部の配列ピッチ（ｄ２）よりも狭
い配列ピッチ（ｄ１）を有するように所定数のグループ
（２２，２３）単位で束ねられて前記コラムゲートの領
域の上方に配置された複数のコラム選択線（２０ａ〜２
０ｈ）と、 前記センスアンプ駆動回路の領域から導出され、前記セ
ンスアンプの領域の対応する各センスアンプ部に接続さ
れると共に、前記所定数のグループ単位で配置されたコ
ラム選択線のグループに隣接するように前記センスアン
プの領域の上方に配置されたセンスアンプ駆動信号線
（２１）と、 を備えたことを特徴とする半導体記憶装置。 - 【請求項２】 前記複数のコラム選択線と前記センスア
ンプ駆動信号線が第２の層に配置されている半導体記憶
装置であって、 前記第２の層とは異なる第１の層に配置され、前記セン
スアンプ部に接続される少なくとも１つの電源線（ＰＷ
１，ＰＷ２）と、 前記複数のコラム選択線に対応して前記第１の層に配置
され、前記コラムゲート部に接続される複数の配線（Ｗ
１〜Ｗ８）と、 前記少なくとも１つの電源線を前記センスアンプ駆動信
号線に電気的に接続する手段（Ｃ０）と、 前記複数の配線をそれぞれ前記複数のコラム選択線の対
応する配線に電気的に接続する手段（Ｃ１〜Ｃ８）と、 を更に備えたことを特徴とする請求項１に記載の半導体
記憶装置。 - 【請求項３】 前記センスアンプ駆動回路の領域と前記
コラムデコーダの領域は、前記半導体チップの長辺方向
に関して互いに対向し、且つ、該半導体チップの短辺方
向と平行な方向に沿ってそれぞれ矩形状の形態で配置さ
れることを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項４】 前記センスアンプ駆動信号線と前記複数
のコラム選択線は前記半導体チップの長辺方向と平行な
方向に沿ってそれぞれ配置されることを特徴とする請求
項３に記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29136292A JP3267699B2 (ja) | 1991-11-05 | 1992-10-29 | 半導体記憶装置 |
| DE69220177T DE69220177T2 (de) | 1991-11-05 | 1992-11-04 | Halbleiterspeicheranordnung |
| EP92310116A EP0541360B1 (en) | 1991-11-05 | 1992-11-04 | Semiconductor memory device |
| US07/971,131 US5258639A (en) | 1991-11-05 | 1992-11-04 | Semiconductor memory device having multilayer wiring structure |
| KR1019920020653A KR950010760B1 (ko) | 1991-11-05 | 1992-11-05 | 다층배선 구조를 갖는 반도체 메모리 장치 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28896091 | 1991-11-05 | ||
| JP3-288960 | 1991-11-05 | ||
| JP29136292A JP3267699B2 (ja) | 1991-11-05 | 1992-10-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05210973A true JPH05210973A (ja) | 1993-08-20 |
| JP3267699B2 JP3267699B2 (ja) | 2002-03-18 |
Family
ID=26557402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29136292A Expired - Fee Related JP3267699B2 (ja) | 1991-11-05 | 1992-10-29 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5258639A (ja) |
| EP (1) | EP0541360B1 (ja) |
| JP (1) | JP3267699B2 (ja) |
| KR (1) | KR950010760B1 (ja) |
| DE (1) | DE69220177T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528542A (en) * | 1993-09-16 | 1996-06-18 | Kabushiki Kaisha Toshiba | Sense amplifier |
-
1992
- 1992-10-29 JP JP29136292A patent/JP3267699B2/ja not_active Expired - Fee Related
- 1992-11-04 EP EP92310116A patent/EP0541360B1/en not_active Expired - Lifetime
- 1992-11-04 US US07/971,131 patent/US5258639A/en not_active Expired - Lifetime
- 1992-11-04 DE DE69220177T patent/DE69220177T2/de not_active Expired - Fee Related
- 1992-11-05 KR KR1019920020653A patent/KR950010760B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528542A (en) * | 1993-09-16 | 1996-06-18 | Kabushiki Kaisha Toshiba | Sense amplifier |
| US5666319A (en) * | 1993-09-16 | 1997-09-09 | Kabushiki Kaisha Toshiba | Sense amplifier |
| US5929492A (en) * | 1993-09-16 | 1999-07-27 | Kabushiki Kaisha Toshiba | Contact structure of column gate and data line |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3267699B2 (ja) | 2002-03-18 |
| KR950010760B1 (ko) | 1995-09-22 |
| EP0541360A2 (en) | 1993-05-12 |
| US5258639A (en) | 1993-11-02 |
| DE69220177D1 (de) | 1997-07-10 |
| EP0541360A3 (en) | 1993-11-03 |
| DE69220177T2 (de) | 1997-09-18 |
| EP0541360B1 (en) | 1997-06-04 |
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