JP3401581B2 - 半導体装置 - Google Patents
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップの上にリ
ードフレームが形成されたＬＯＣ（Ｌead Ｏn Ｃhip)構
造にて半導体チップが半導体パッケージに設置され、半
導体チップのパッドとリードフレームとを接続してなる
半導体装置に関する。
ードフレームが形成されたＬＯＣ（Ｌead Ｏn Ｃhip)構
造にて半導体チップが半導体パッケージに設置され、半
導体チップのパッドとリードフレームとを接続してなる
半導体装置に関する。
【０００２】
【従来の技術】半導体パッケージに半導体チップを設置
した半導体装置としては、ＬＯＣ構造を使用したものと
使用していないものとがある。図10はＬＯＣ構造を使用
していない半導体装置を示す斜視図である。この半導体
装置では、その周辺部にボンディングパッド５，５…が
形成された半導体チップ２を半導体パッケージ１の中程
に載置し、半導体チップ２の外側に位置するリードフレ
ーム３，３…とボンディングパッド５，５…とをボンデ
ィングワイヤ６にて接続している。一方、図11はＬＯＣ
構造を使用した半導体装置を示す斜視図である。この半
導体装置では、その中央部長手方向に複数のボンディン
グパッド５，５…が配列された半導体チップ２を半導体
パッケージ１上の略全面に載置してあり、リードフレー
ム３，３…は半導体チップ２上にまで延設されている。
そしてこのリードフレーム３，３…とボンディングパッ
ド５，５…とをボンディングワイヤ６にて接続してい
る。
した半導体装置としては、ＬＯＣ構造を使用したものと
使用していないものとがある。図10はＬＯＣ構造を使用
していない半導体装置を示す斜視図である。この半導体
装置では、その周辺部にボンディングパッド５，５…が
形成された半導体チップ２を半導体パッケージ１の中程
に載置し、半導体チップ２の外側に位置するリードフレ
ーム３，３…とボンディングパッド５，５…とをボンデ
ィングワイヤ６にて接続している。一方、図11はＬＯＣ
構造を使用した半導体装置を示す斜視図である。この半
導体装置では、その中央部長手方向に複数のボンディン
グパッド５，５…が配列された半導体チップ２を半導体
パッケージ１上の略全面に載置してあり、リードフレー
ム３，３…は半導体チップ２上にまで延設されている。
そしてこのリードフレーム３，３…とボンディングパッ
ド５，５…とをボンディングワイヤ６にて接続してい
る。
【０００３】図11に示すＬＯＣ構造を利用した半導体装
置においては、リードフレームの一部を電源線又は接地
線として使用するバス・バー・リードの方法を採用して
いる。図12は図11に示す半導体装置の平面図であり、図
13は図11に示すXIII−XIII線における模式的縦断面図で
ある。図11, 図12では、半導体パッケージ１の上側の半
体は省略して示しているが、図13では上側の半体も示し
ている。半導体パッケージ１の一長辺側には複数のリー
ドフレーム３，３…が設けられており、接地(Vss) 線と
して使用されるバス・バー・リード4aがリードフレーム
３，３…の両外側からボンディングパッド５近傍をとお
る平面視逆コの字型に設けられている。同様に半導体パ
ッケージ１の他長辺側にも複数のリードフレーム３，３
…が設けられており、電源(Vcc) 線として使用されるバ
ス・バー・リード4bがリードフレーム３，３…の両外側
からボンディングパッド５近傍をとおる平面視コの字型
に設けられている。
置においては、リードフレームの一部を電源線又は接地
線として使用するバス・バー・リードの方法を採用して
いる。図12は図11に示す半導体装置の平面図であり、図
13は図11に示すXIII−XIII線における模式的縦断面図で
ある。図11, 図12では、半導体パッケージ１の上側の半
体は省略して示しているが、図13では上側の半体も示し
ている。半導体パッケージ１の一長辺側には複数のリー
ドフレーム３，３…が設けられており、接地(Vss) 線と
して使用されるバス・バー・リード4aがリードフレーム
３，３…の両外側からボンディングパッド５近傍をとお
る平面視逆コの字型に設けられている。同様に半導体パ
ッケージ１の他長辺側にも複数のリードフレーム３，３
…が設けられており、電源(Vcc) 線として使用されるバ
ス・バー・リード4bがリードフレーム３，３…の両外側
からボンディングパッド５近傍をとおる平面視コの字型
に設けられている。
【０００４】バス・バー・リード4a，4bは、半導体パッ
ケージ１の長辺側面を経て半導体パッケージ１の裏面側
まで巻き込む態様で形成されている。リードフレーム
３，３…も同様に半導体パッケージ１の裏面側まで巻き
込む態様で形成されている。リードフレーム３，３…及
びバス・バー・リード4a，4bと半導体チップ２とは両面
テープ７，７…にて接着してある。
ケージ１の長辺側面を経て半導体パッケージ１の裏面側
まで巻き込む態様で形成されている。リードフレーム
３，３…も同様に半導体パッケージ１の裏面側まで巻き
込む態様で形成されている。リードフレーム３，３…及
びバス・バー・リード4a，4bと半導体チップ２とは両面
テープ７，７…にて接着してある。
【０００５】図11に示す一長辺側のリードフレーム３，
３…のうち１つのリードフレーム３には出力データＤou
t 用に使用され、その他のリードフレーム３，３…はア
ドレス制御信号ADD 用に使用される。他長辺側のリード
フレーム３，３…のうち１つのリードフレーム３には入
力データＤin用に使用され、その他のリードフレーム
３，３…は他の制御信号CTL 用に使用される。これらリ
ードフレーム３，３…及びバス・バー・リード4a，4bは
ボンディングワイヤ６，６…にて所定のボンディングパ
ッド５，５…と適宜接続されている。
３…のうち１つのリードフレーム３には出力データＤou
t 用に使用され、その他のリードフレーム３，３…はア
ドレス制御信号ADD 用に使用される。他長辺側のリード
フレーム３，３…のうち１つのリードフレーム３には入
力データＤin用に使用され、その他のリードフレーム
３，３…は他の制御信号CTL 用に使用される。これらリ
ードフレーム３，３…及びバス・バー・リード4a，4bは
ボンディングワイヤ６，６…にて所定のボンディングパ
ッド５，５…と適宜接続されている。
【０００６】図14は半導体チップ２の具体例としてＤＲ
ＡＭ（ダイナミックＲＡＭ）の構成を示すブロック図で
ある。ＤＲＡＭは、メモリセルアレイMCA,メモリセルア
レイMCA の行を選択するロウデコーダRD, メモリセルア
レイMCA から読み出されたデータを増幅するセンスアン
プSA及びメモリセルアレイMCA の列を選択するカラムデ
コーダCDを備える。ロウデコーダRDにはロウアドレスバ
ッファRAB が接続されており、カラムデコーダCDにはカ
ラムアドレスバッファCAB が接続されている。これらロ
ウアドレスバッファRAB 及びカラムアドレスバッファCA
B へは、ボンディングパッド５を介してアドレス制御信
号ADD が与えられるようになっている。
ＡＭ（ダイナミックＲＡＭ）の構成を示すブロック図で
ある。ＤＲＡＭは、メモリセルアレイMCA,メモリセルア
レイMCA の行を選択するロウデコーダRD, メモリセルア
レイMCA から読み出されたデータを増幅するセンスアン
プSA及びメモリセルアレイMCA の列を選択するカラムデ
コーダCDを備える。ロウデコーダRDにはロウアドレスバ
ッファRAB が接続されており、カラムデコーダCDにはカ
ラムアドレスバッファCAB が接続されている。これらロ
ウアドレスバッファRAB 及びカラムアドレスバッファCA
B へは、ボンディングパッド５を介してアドレス制御信
号ADD が与えられるようになっている。
【０００７】またカラムデコーダCDにはデータインバッ
ファDIB 及びデータアウトバッファDOB が接続されてい
る。データインバッファDIB へはデータ入力用のボンデ
ィングパッド５（図11, 図12参照）に接続された端子51
を介してデータが与えられ、さらにカラムデコーダCDへ
与えられる。カラムデコーダCDからデータアウトバッフ
ァDOB へ与えられたデータはデータ出力用のボンディン
グパッド５に接続された端子51を介してＤＲＡＭの外部
へ出力される。
ファDIB 及びデータアウトバッファDOB が接続されてい
る。データインバッファDIB へはデータ入力用のボンデ
ィングパッド５（図11, 図12参照）に接続された端子51
を介してデータが与えられ、さらにカラムデコーダCDへ
与えられる。カラムデコーダCDからデータアウトバッフ
ァDOB へ与えられたデータはデータ出力用のボンディン
グパッド５に接続された端子51を介してＤＲＡＭの外部
へ出力される。
【０００８】さらにＤＲＡＭは、ボンディングパッド
５，５…に接続された端子51, 51…を介して与えられる
ロウアドレスストローブ信号RAS,カラムアドレスストロ
ーブ信号CAS,ライトイネーブル信号WEを受けると、カラ
ムデコーダCDを制御するカラムアドレスバッファ制御信
号ΦCAB,データインバッファDIB を制御するデータイン
バッファ信号ΦDI, データアウトバッファDOB を制御す
るデータアウトバッファ信号ΦDO及びロウデコーダRDを
制御するロウアドレスバッファ制御信号ΦRAB 等の内部
信号を出力するクロックジェネレータCGを備える。
５，５…に接続された端子51, 51…を介して与えられる
ロウアドレスストローブ信号RAS,カラムアドレスストロ
ーブ信号CAS,ライトイネーブル信号WEを受けると、カラ
ムデコーダCDを制御するカラムアドレスバッファ制御信
号ΦCAB,データインバッファDIB を制御するデータイン
バッファ信号ΦDI, データアウトバッファDOB を制御す
るデータアウトバッファ信号ΦDO及びロウデコーダRDを
制御するロウアドレスバッファ制御信号ΦRAB 等の内部
信号を出力するクロックジェネレータCGを備える。
【０００９】データの読み出し時には、ロウアドレスバ
ッファRAB 及びカラムアドレスバッファCAB が外部から
アドレス信号を受け取る。そしてロウアドレスバッファ
RABはロウアドレスバッファ制御信号ΦRAB により制御
されてロウアドレス信号をロウデコーダRDへ与える。ま
たカラムアドレスバッファCAB はカラムアドレスバッフ
ァ制御信号ΦCAB により制御されてカラムアドレス信号
をカラムデコーダCDへ与える。これらロウアドレス信号
及びカラムアドレス信号にて選択されたメモリセルアレ
イMCA 内のデータはセンスアンプSAにて増幅され、カラ
ムデコーダCD，データアウトバッファDOB を介して外部
へ出力される。
ッファRAB 及びカラムアドレスバッファCAB が外部から
アドレス信号を受け取る。そしてロウアドレスバッファ
RABはロウアドレスバッファ制御信号ΦRAB により制御
されてロウアドレス信号をロウデコーダRDへ与える。ま
たカラムアドレスバッファCAB はカラムアドレスバッフ
ァ制御信号ΦCAB により制御されてカラムアドレス信号
をカラムデコーダCDへ与える。これらロウアドレス信号
及びカラムアドレス信号にて選択されたメモリセルアレ
イMCA 内のデータはセンスアンプSAにて増幅され、カラ
ムデコーダCD，データアウトバッファDOB を介して外部
へ出力される。
【００１０】データの書き込み時には、同様にアドレス
信号及びカラムアドレス信号にて選択されたメモリセル
アレイMCA 内のアドレスへ、データインバッファDIB 及
びカラムデコーダCDを介して与えられたデータが書き込
まれる。
信号及びカラムアドレス信号にて選択されたメモリセル
アレイMCA 内のアドレスへ、データインバッファDIB 及
びカラムデコーダCDを介して与えられたデータが書き込
まれる。
【００１１】図15は、図14に示す如き半導体チップ２を
図10に示すＬＯＣ構造を使用しない半導体装置のリード
配線部を示す等価回路図である。図16は、図14に示す如
き半導体チップ２を図11に示すＬＯＣ構造を使用して半
導体装置に設置した場合のリード配線部を示す等価回路
図である。図15, 図16共に、データインバッファDIB,デ
ータアウトバッファDOB 及びセンスアンプSAを接地Vss
と接続する部分のみを示している。
図10に示すＬＯＣ構造を使用しない半導体装置のリード
配線部を示す等価回路図である。図16は、図14に示す如
き半導体チップ２を図11に示すＬＯＣ構造を使用して半
導体装置に設置した場合のリード配線部を示す等価回路
図である。図15, 図16共に、データインバッファDIB,デ
ータアウトバッファDOB 及びセンスアンプSAを接地Vss
と接続する部分のみを示している。
【００１２】図15では、例えば接地Vss に接続されたリ
ードフレーム３，３が、半導体チップ２上に形成された
アルミ配線21と各別にワイヤボンディングされている。
半導体チップ２上に複数存在するデータインバッファDI
B, DIBはボンディングパッド５，５を介してリードフレ
ーム３，３と接続されており、データアウトバッファDO
B もボンディングパッド５を介してリードフレーム３，
３と接続されている。またセンスアンプSAはアルミ配線
21と半導体チップ２上にて接続されている。
ードフレーム３，３が、半導体チップ２上に形成された
アルミ配線21と各別にワイヤボンディングされている。
半導体チップ２上に複数存在するデータインバッファDI
B, DIBはボンディングパッド５，５を介してリードフレ
ーム３，３と接続されており、データアウトバッファDO
B もボンディングパッド５を介してリードフレーム３，
３と接続されている。またセンスアンプSAはアルミ配線
21と半導体チップ２上にて接続されている。
【００１３】一方、図16では、データインバッファDIB,
センスアンプSA，データアウトバッファDOB 及びセンス
アンプSAは、接地Vss に接続されたバス・バー・リード
４と各別にワイヤボンディングしているだけである。従
って半導体チップ２上のアルミ配線が大幅に短縮され、
高速化が実現される。またボンディングワイヤの本数を
自由に選択することができるので、データ入出力時，セ
ンスアンプ動作時の雑音が低減される。
センスアンプSA，データアウトバッファDOB 及びセンス
アンプSAは、接地Vss に接続されたバス・バー・リード
４と各別にワイヤボンディングしているだけである。従
って半導体チップ２上のアルミ配線が大幅に短縮され、
高速化が実現される。またボンディングワイヤの本数を
自由に選択することができるので、データ入出力時，セ
ンスアンプ動作時の雑音が低減される。
【００１４】特開平５-47819号公報に開示されているＬ
ＯＣ構造の半導体装置においては、小型化及び薄型化を
目的として、接地線又は電源線用のバス・バー・リード
（4a，4b) が、ボンディングパッド５間を、ジグザグに
折曲されながらリードフレーム３が設けられている一辺
側から他辺側へ横切るように形成されている。折曲され
たバス・バー・リードにて囲まれた領域内には、数個ず
つにブロック化されたボンディングパッド（５) 及び信
号線が配設されている。
ＯＣ構造の半導体装置においては、小型化及び薄型化を
目的として、接地線又は電源線用のバス・バー・リード
（4a，4b) が、ボンディングパッド５間を、ジグザグに
折曲されながらリードフレーム３が設けられている一辺
側から他辺側へ横切るように形成されている。折曲され
たバス・バー・リードにて囲まれた領域内には、数個ず
つにブロック化されたボンディングパッド（５) 及び信
号線が配設されている。
【００１５】
【発明が解決しようとする課題】ところが図11, 図12に
示す如く、アドレス信号端子，制御信号端子, 入出力端
子に接続されたリードフレーム３は互いに隣設されてい
るため、リードフレーム３のインダクタンスが大きく、
出力回路部ではノイズ又はリンギングが発生するという
問題があった。本発明は、斯かる事情に鑑みてなされた
ものであり、リードフレーム間の相互インダクタンスを
低減することにより、良好な電気的特性を有する、ＬＯ
Ｃ構造の半導体装置を提供することを目的とする。
示す如く、アドレス信号端子，制御信号端子, 入出力端
子に接続されたリードフレーム３は互いに隣設されてい
るため、リードフレーム３のインダクタンスが大きく、
出力回路部ではノイズ又はリンギングが発生するという
問題があった。本発明は、斯かる事情に鑑みてなされた
ものであり、リードフレーム間の相互インダクタンスを
低減することにより、良好な電気的特性を有する、ＬＯ
Ｃ構造の半導体装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】第１発明に係る半導体装
置は、半導体パッケージのリードフレームが半導体チッ
プ上まで延設されており、半導体チップの中央部に配列
された複数のパッドと前記リードフレームとを接続して
なる半導体装置において、前記半導体パッケージの一辺
及び対向する他辺に設けられて信号用に使用されるべき
複数の第１リードフレームと、該各第１リードフレーム
の回りを囲むように各第１リードフレームの夫々の間に
併置する部分及びこれら部分を連絡して前記複数のパッ
ドの周囲を連続的に伸延して取り囲む連絡部分を有し固
定電位に接続されるべき第２リードフレームとを備える
ことを特徴とする。
置は、半導体パッケージのリードフレームが半導体チッ
プ上まで延設されており、半導体チップの中央部に配列
された複数のパッドと前記リードフレームとを接続して
なる半導体装置において、前記半導体パッケージの一辺
及び対向する他辺に設けられて信号用に使用されるべき
複数の第１リードフレームと、該各第１リードフレーム
の回りを囲むように各第１リードフレームの夫々の間に
併置する部分及びこれら部分を連絡して前記複数のパッ
ドの周囲を連続的に伸延して取り囲む連絡部分を有し固
定電位に接続されるべき第２リードフレームとを備える
ことを特徴とする。
【００１７】第２発明に係る半導体装置は、第１発明に
おいて、前記固定電位は接地電位であることを特徴とす
る。
おいて、前記固定電位は接地電位であることを特徴とす
る。
【００１８】第３発明に係る半導体装置は、半導体パッ
ケージのリードフレームが半導体チップ上まで延設され
ており、半導体チップの中央部に配列されたパッドと前
記リードフレームとを接続してなる半導体装置におい
て、前記半導体パッケージの一辺に設けられ信号用に使
用されるべき複数の第１リードフレームと、該各第１リ
ードフレームの回りを囲むように各第１リードフレーム
の夫々の間に併置する部分及びこれら部分を連絡する連
絡部分を有して接地電位に接続されるべき第２リードフ
レームと、前記一辺に対向する他辺に設けられ信号用に
使用されるべき複数の第３リードフレームと、該各第３
リードフレームの回りを囲むように各第３リードフレー
ムの夫々の間に併置する部分及びこれら部分を連絡する
連絡部分を有して電源電位に接続されるべき第４リード
フレームとを備え、第２リードフレーム，第４リードフ
レームの前記連絡部分は、配列された前記パッドの一
側，他側に直線状に夫々設けられていることを特徴とす
る。
ケージのリードフレームが半導体チップ上まで延設され
ており、半導体チップの中央部に配列されたパッドと前
記リードフレームとを接続してなる半導体装置におい
て、前記半導体パッケージの一辺に設けられ信号用に使
用されるべき複数の第１リードフレームと、該各第１リ
ードフレームの回りを囲むように各第１リードフレーム
の夫々の間に併置する部分及びこれら部分を連絡する連
絡部分を有して接地電位に接続されるべき第２リードフ
レームと、前記一辺に対向する他辺に設けられ信号用に
使用されるべき複数の第３リードフレームと、該各第３
リードフレームの回りを囲むように各第３リードフレー
ムの夫々の間に併置する部分及びこれら部分を連絡する
連絡部分を有して電源電位に接続されるべき第４リード
フレームとを備え、第２リードフレーム，第４リードフ
レームの前記連絡部分は、配列された前記パッドの一
側，他側に直線状に夫々設けられていることを特徴とす
る。
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【作用】第１〜第２発明にあっては、動作時に電気量が
変化する信号用に使用される複数の第１リードフレーム
の夫々の間に第２リードフレームが設けられている。こ
の第２リードフレームを電気量が変化しない接地線とす
ると、第１リードフレーム同士が隣設されていた場合は
大きかった相互インダクタンスが略零となるので、合計
のインダクタンスを大幅に低減することができる。
変化する信号用に使用される複数の第１リードフレーム
の夫々の間に第２リードフレームが設けられている。こ
の第２リードフレームを電気量が変化しない接地線とす
ると、第１リードフレーム同士が隣設されていた場合は
大きかった相互インダクタンスが略零となるので、合計
のインダクタンスを大幅に低減することができる。
【００２５】第３発明にあっては、動作時に電気量が変
化する信号用に使用される複数の第１，第３リードフレ
ームの夫々の間に第２，第４リードフレームが設けられ
ている。この第２リードフレームを電気量が変化しない
接地線とし、第４リードフレームを電気量が変化しない
電源線とすると、第１リードフレーム同士又は第３リー
ドフレーム同士が隣設されていた場合は大きかった相互
インダクタンスが略零となるので、合計のインダクタン
スを大幅に低減することができる。
化する信号用に使用される複数の第１，第３リードフレ
ームの夫々の間に第２，第４リードフレームが設けられ
ている。この第２リードフレームを電気量が変化しない
接地線とし、第４リードフレームを電気量が変化しない
電源線とすると、第１リードフレーム同士又は第３リー
ドフレーム同士が隣設されていた場合は大きかった相互
インダクタンスが略零となるので、合計のインダクタン
スを大幅に低減することができる。
【００２６】
【実施例】以下、本発明をその実施例を示す図面に基づ
き具体的に説明する。図１は、本発明に係る半導体装置
を示す斜視図であり、図２はこの平面図である。図中１
は矩形の半導体パッケージであり、この半導体パッケー
ジ１の上に少し小さい矩形の半導体チップ２が設置され
ている。半導体チップ２上の中央部には長手方向に複数
のボンディングパッド５，５…が配列されている。
き具体的に説明する。図１は、本発明に係る半導体装置
を示す斜視図であり、図２はこの平面図である。図中１
は矩形の半導体パッケージであり、この半導体パッケー
ジ１の上に少し小さい矩形の半導体チップ２が設置され
ている。半導体チップ２上の中央部には長手方向に複数
のボンディングパッド５，５…が配列されている。
【００２７】半導体パッケージ１の両長辺側には、従来
と同様、半導体チップ２の長辺縁部から半導体パッケー
ジ１の長辺側面を経て半導体パッケージ１の裏面側まで
巻き込む態様で複数のリードフレーム３，３…が形成さ
れている。図１，図２では一長辺に５個のリードフレー
ム３，３…を示し、他長辺側に７個のリードフレーム
３，３…を示している。そして本発明においては、ボン
ディングパッド５，５…を囲む部分とその両長辺から半
導体チップ２上におけるリードフレーム３，３…間に位
置する複数の突出部分とを有するバス・バー・リード８
が形成されている。バス・バー・リード８は一長辺側に
６個の突出部分を有し、６個のうち両外側の突出部分は
半導体パッケージ１の裏面側まで巻き込んでいる。他長
辺側には８個の突出部分を有し、８個の突出部分は略同
形状である。このバス・バー・リード８は、一長辺側の
裏面側まで巻き込んでいる突出部分が接地電位に接続さ
れ、接地(Vss) 線として使用される。
と同様、半導体チップ２の長辺縁部から半導体パッケー
ジ１の長辺側面を経て半導体パッケージ１の裏面側まで
巻き込む態様で複数のリードフレーム３，３…が形成さ
れている。図１，図２では一長辺に５個のリードフレー
ム３，３…を示し、他長辺側に７個のリードフレーム
３，３…を示している。そして本発明においては、ボン
ディングパッド５，５…を囲む部分とその両長辺から半
導体チップ２上におけるリードフレーム３，３…間に位
置する複数の突出部分とを有するバス・バー・リード８
が形成されている。バス・バー・リード８は一長辺側に
６個の突出部分を有し、６個のうち両外側の突出部分は
半導体パッケージ１の裏面側まで巻き込んでいる。他長
辺側には８個の突出部分を有し、８個の突出部分は略同
形状である。このバス・バー・リード８は、一長辺側の
裏面側まで巻き込んでいる突出部分が接地電位に接続さ
れ、接地(Vss) 線として使用される。
【００２８】図１，図２に示す一長辺側のリードフレー
ム３，３…のうち１つのリードフレーム３は出力データ
Ｄout 用に使用され、その他のリードフレーム３，３…
はアドレス制御信号ADD 用に使用される。他長辺側の両
外側の２つのリードフレーム３，３は電源(Vcc) 用とし
て使用される。残る他長辺側のリードフレーム３，３…
のうち１つのリードフレーム３は入力データＤin用に使
用され、その他のリードフレーム３，３…は制御信号CT
L 用に使用される。これらリードフレーム３，３…及び
バス・バー・リード８，８はワイヤボンディング６，６
…にて所定のボンディングパッド５，５…と適宜接続さ
れている。
ム３，３…のうち１つのリードフレーム３は出力データ
Ｄout 用に使用され、その他のリードフレーム３，３…
はアドレス制御信号ADD 用に使用される。他長辺側の両
外側の２つのリードフレーム３，３は電源(Vcc) 用とし
て使用される。残る他長辺側のリードフレーム３，３…
のうち１つのリードフレーム３は入力データＤin用に使
用され、その他のリードフレーム３，３…は制御信号CT
L 用に使用される。これらリードフレーム３，３…及び
バス・バー・リード８，８はワイヤボンディング６，６
…にて所定のボンディングパッド５，５…と適宜接続さ
れている。
【００２９】以上の如く、アドレス制御信号ADD,制御信
号CTL,入力データＤin, 出力データＤout 用のリードフ
レーム３，３…は接地線として使用されるバス・バー・
リード８に囲まれている。このため各リードフレーム３
は他のリードフレーム３からの影響を受け難くなり、リ
ードフレーム３のインダクタンスを低減することができ
る。その結果、リンギング，ノイズの発生を抑止するこ
とが可能となる。
号CTL,入力データＤin, 出力データＤout 用のリードフ
レーム３，３…は接地線として使用されるバス・バー・
リード８に囲まれている。このため各リードフレーム３
は他のリードフレーム３からの影響を受け難くなり、リ
ードフレーム３のインダクタンスを低減することができ
る。その結果、リンギング，ノイズの発生を抑止するこ
とが可能となる。
【００３０】以下リードフレーム３のインダクタンス算
出法について説明する。図３は、リードフレーム３のイ
ンダクタンスを説明するために１つの導体を示す斜視図
である。半径がａ〔ｍ〕であり、長さがｌ〔ｍ〕である
導体の自己インダクタンスＬi は、ｕs 〔Ｈ／ｍ〕をこ
の導体（リードフレーム３) の透磁率とすると、 Ｌi ＝２ｌ｛ｌｏｇ（２ｌ／ａ）−１＋（ｕs ／４) ｝
×10-7〔Ｈ〕 で近似される（導体の近似式）。
出法について説明する。図３は、リードフレーム３のイ
ンダクタンスを説明するために１つの導体を示す斜視図
である。半径がａ〔ｍ〕であり、長さがｌ〔ｍ〕である
導体の自己インダクタンスＬi は、ｕs 〔Ｈ／ｍ〕をこ
の導体（リードフレーム３) の透磁率とすると、 Ｌi ＝２ｌ｛ｌｏｇ（２ｌ／ａ）−１＋（ｕs ／４) ｝
×10-7〔Ｈ〕 で近似される（導体の近似式）。
【００３１】図４は２つの導体が併置された状態を示す
斜視図である。これら導体は、半径が夫々ａ，ｂ
〔ｍ〕、長さがｌ〔ｍ〕であり、間隔ｄ〔ｍ〕を隔てて
併置されている。このときの相互インダクタンスＬ
m は、 Ｌm ＝２ｌ｛ｌｏｇ（２ｌ／ｄ）−１｝×10-7〔Ｈ〕 で近似される（導体の近似式）。この式から明らかな如
く相互インダクタンスＬ m は隣設するリードフレーム３
の影響を受ける。一般に合計のインダクタンスＬは、下
式の如く自己インダクタンスＬi と相互インダクタンス
Ｌm との和で表される。 Ｌ＝Ｌi ＋Ｌm 本発明では、リードフレーム３の回りをバス・バー・リ
ード８にて囲むことにより、相互インダクタンスＬm が
Ｌm ≒０となるのでＬ≒Ｌi となる。
斜視図である。これら導体は、半径が夫々ａ，ｂ
〔ｍ〕、長さがｌ〔ｍ〕であり、間隔ｄ〔ｍ〕を隔てて
併置されている。このときの相互インダクタンスＬ
m は、 Ｌm ＝２ｌ｛ｌｏｇ（２ｌ／ｄ）−１｝×10-7〔Ｈ〕 で近似される（導体の近似式）。この式から明らかな如
く相互インダクタンスＬ m は隣設するリードフレーム３
の影響を受ける。一般に合計のインダクタンスＬは、下
式の如く自己インダクタンスＬi と相互インダクタンス
Ｌm との和で表される。 Ｌ＝Ｌi ＋Ｌm 本発明では、リードフレーム３の回りをバス・バー・リ
ード８にて囲むことにより、相互インダクタンスＬm が
Ｌm ≒０となるのでＬ≒Ｌi となる。
【００３２】図５は、２個のトランジスタの接続部がリ
ードフレーム３に接続された、ＤＲＡＭ（ダイナミック
ＲＡＭ) の出力回路を示す等価回路図である。電源Ｖc
c，接地Ｖss間に２個の出力ドライバトランジスタTr1 ,
Tr2 が直列に接続されている。出力ドライバトランジ
スタTr1 , Tr2 の接続部，データ出力端子Ｄout 間に接
続されて示しているＬはリードフレーム３のインダクタ
ンスである。さらにこのリードフレーム３には負荷容量
ＣL が存在する。このような出力回路におけるリンギン
グは、リードフレーム３のインダクタンスＬ及び負荷容
量ＣL によって決定される。
ードフレーム３に接続された、ＤＲＡＭ（ダイナミック
ＲＡＭ) の出力回路を示す等価回路図である。電源Ｖc
c，接地Ｖss間に２個の出力ドライバトランジスタTr1 ,
Tr2 が直列に接続されている。出力ドライバトランジ
スタTr1 , Tr2 の接続部，データ出力端子Ｄout 間に接
続されて示しているＬはリードフレーム３のインダクタ
ンスである。さらにこのリードフレーム３には負荷容量
ＣL が存在する。このような出力回路におけるリンギン
グは、リードフレーム３のインダクタンスＬ及び負荷容
量ＣL によって決定される。
【００３３】図６は、図５に示す出力回路において、出
力ドライバトランジスタTr1 , Tr2の駆動能力に比べ負
荷容量ＣL が大きくインダクタンスＬが小さい場合の出
力波形を示す図である。逆に図７は、図５に示す出力回
路において、出力ドライバトランジスタTr1 , Tr2 の駆
動能力に比べ負荷容量ＣL が小さくインダクタンスＬが
大きい場合の出力波形を示す図である。前者の場合は図
６に示す如く、出力データが遅延し、後者の場合は図７
に示す如くリンギングが発生する。またノイズの大きさ
は、回路の実効的なインダクタンスの大きさにより決定
される。ここでいうノイズは、インダクタンスをＬとし
てΔＶ＝Ｌ（ｄＩ／ｄｔ）によって生じる電圧ノイズで
ある。そこで図１，図２に示す如くリードフレーム３，
３…の回りを接地線のバス・バー・リード８で囲むこと
により、隣設する他のリードフレーム３，３…からの影
響を受け難くすることができる。即ち上述の如く相互イ
ンダクタンスＬm がＬm ≒０となり、Ｌ≒Ｌi とするこ
とができる。このようにリードフレームのインダクタン
スを低減することにより、出力回路におけるリンギン
グ，ノイズの発生を抑制して電気的特性を向上させるこ
とが可能となる。
力ドライバトランジスタTr1 , Tr2の駆動能力に比べ負
荷容量ＣL が大きくインダクタンスＬが小さい場合の出
力波形を示す図である。逆に図７は、図５に示す出力回
路において、出力ドライバトランジスタTr1 , Tr2 の駆
動能力に比べ負荷容量ＣL が小さくインダクタンスＬが
大きい場合の出力波形を示す図である。前者の場合は図
６に示す如く、出力データが遅延し、後者の場合は図７
に示す如くリンギングが発生する。またノイズの大きさ
は、回路の実効的なインダクタンスの大きさにより決定
される。ここでいうノイズは、インダクタンスをＬとし
てΔＶ＝Ｌ（ｄＩ／ｄｔ）によって生じる電圧ノイズで
ある。そこで図１，図２に示す如くリードフレーム３，
３…の回りを接地線のバス・バー・リード８で囲むこと
により、隣設する他のリードフレーム３，３…からの影
響を受け難くすることができる。即ち上述の如く相互イ
ンダクタンスＬm がＬm ≒０となり、Ｌ≒Ｌi とするこ
とができる。このようにリードフレームのインダクタン
スを低減することにより、出力回路におけるリンギン
グ，ノイズの発生を抑制して電気的特性を向上させるこ
とが可能となる。
【００３４】図８は、本発明に係る半導体装置の他の実
施例を示す斜視図であり、図９はこの平面図である。本
実施例では、バス・バー・リード８にかえて６個の突出
部分を有する櫛型のバス・バー・リード９を一長辺側に
備え、バス・バー・リード９と同形状のバス・バー・リ
ード10を他長辺側に逆向きに備える。両バス・バー・リ
ード９，10の６個の突出部分のうち中程の４個は、半導
体チップ２上においてリードフレーム３，３…の間に位
置し、両外側の２個は裏面側まで巻き込んでいる。バス
・バー・リード９の２個の突出部分が接地電位に接続さ
れ、接地線として使用される。バス・バー・リード10の
２個の突出部分が電源電位に接続され、電源線として使
用される。従って一長辺側に備えられたアドレス制御信
号ADD,出力データＤout 用のリードフレーム３，３…は
バス・バー・リード９にて囲まれ、制御信号CTL,入力信
号Ｄin用のリードフレーム３，３…はバス・バー・リー
ド10にて囲まれる。その他の構成は図１，図２に示すも
のと同様であり、同符号を付して説明を省略する。本実
施例においても前述の実施例と同様の効果が得られる。
施例を示す斜視図であり、図９はこの平面図である。本
実施例では、バス・バー・リード８にかえて６個の突出
部分を有する櫛型のバス・バー・リード９を一長辺側に
備え、バス・バー・リード９と同形状のバス・バー・リ
ード10を他長辺側に逆向きに備える。両バス・バー・リ
ード９，10の６個の突出部分のうち中程の４個は、半導
体チップ２上においてリードフレーム３，３…の間に位
置し、両外側の２個は裏面側まで巻き込んでいる。バス
・バー・リード９の２個の突出部分が接地電位に接続さ
れ、接地線として使用される。バス・バー・リード10の
２個の突出部分が電源電位に接続され、電源線として使
用される。従って一長辺側に備えられたアドレス制御信
号ADD,出力データＤout 用のリードフレーム３，３…は
バス・バー・リード９にて囲まれ、制御信号CTL,入力信
号Ｄin用のリードフレーム３，３…はバス・バー・リー
ド10にて囲まれる。その他の構成は図１，図２に示すも
のと同様であり、同符号を付して説明を省略する。本実
施例においても前述の実施例と同様の効果が得られる。
【００３５】
【発明の効果】以上のように本発明に係る半導体装置
は、リードフレーム間の相互コンダクタンスを低減する
ようにリードフレームを配置することにより、従来のよ
うに電気量の変化が大きい第１又は第３のリードフレー
ム同士が隣設されていた場合は大きかった相互インダク
タンスが略零となるので、合計のインダクタンスは大幅
に低減される。その結果、リンギング，ノイズの発生を
抑止することが可能となり、良好な電気的特性が得られ
る等、本発明は優れた効果を奏する。
は、リードフレーム間の相互コンダクタンスを低減する
ようにリードフレームを配置することにより、従来のよ
うに電気量の変化が大きい第１又は第３のリードフレー
ム同士が隣設されていた場合は大きかった相互インダク
タンスが略零となるので、合計のインダクタンスは大幅
に低減される。その結果、リンギング，ノイズの発生を
抑止することが可能となり、良好な電気的特性が得られ
る等、本発明は優れた効果を奏する。
【図１】 本発明に係る半導体装置を示す斜視図であ
る。
る。
【図２】 図１に示す半導体装置の平面図である。
【図３】 １つの導体を示す斜視図である。
【図４】 ２つの導体が併置された状態を示す斜視図で
ある。
ある。
【図５】 ＤＲＡＭの出力回路の等価回路図である。
【図６】 図５に示す出力回路における出力波形を示す
図である。
図である。
【図７】 図５に示す出力回路における出力波形を示す
図である。
図である。
【図８】 本発明に係る半導体装置の他の実施例を示す
斜視図である。
斜視図である。
【図９】 図８に示す半導体装置の平面図である。
【図１０】 ＬＯＣ構造を使用していない従来の半導体
装置を示す斜視図である。
装置を示す斜視図である。
【図１１】 ＬＯＣ構造を使用した従来の半導体装置を
示す斜視図である。
示す斜視図である。
【図１２】 図11に示す半導体装置の平面図である。
【図１３】 図11に示すXIII−XIII線における模式的縦
断面図である。
断面図である。
【図１４】 半導体チップの具体例の構成を示すブロッ
ク図である。
ク図である。
【図１５】 図14に示す如き半導体チップを図10に示す
ＬＯＣ構造を使用しない半導体装置のリード配線部を示
す等価回路図である。
ＬＯＣ構造を使用しない半導体装置のリード配線部を示
す等価回路図である。
【図１６】 図14に示す如き半導体チップを図11に示す
ＬＯＣ構造を使用して半導体装置に設置した場合のリー
ド配線部を示す等価回路図である。
ＬＯＣ構造を使用して半導体装置に設置した場合のリー
ド配線部を示す等価回路図である。
１ 半導体パッケージ、２ 半導体チップ、３ リード
フレーム、５ ボンディングパッド、６ ボンディング
ワイヤ、８ バス・バー・リード。
フレーム、５ ボンディングパッド、６ ボンディング
ワイヤ、８ バス・バー・リード。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 23/50
Claims (3)
- 【請求項１】 半導体パッケージのリードフレームが半
導体チップ上まで延設されており、半導体チップの中央
部に配列された複数のパッドと前記リードフレームとを
接続してなる半導体装置において、 前記半導体パッケージの一辺及び対向する他辺に設けら
れて信号用に使用されるべき複数の第１リードフレーム
と、該各第１リードフレームの回りを囲むように各 第１リー
ドフレームの夫々の間に併置する部分及びこれら部分を
連絡して前記複数のパッドの周囲を連続的に伸延して取
り囲む連絡部分を有し固定電位に接続されるべき第２リ
ードフレームとを備えることを特徴とする半導体装置。 - 【請求項２】 前記固定電位は接地電位であることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】 半導体パッケージのリードフレームが半
導体チップ上まで延設されており、半導体チップの中央
部に配列されたパッドと前記リードフレームとを接続し
てなる半導体装置において、 前記半導体パッケージの一辺に設けられ信号用に使用さ
れるべき複数の第１リードフレームと、該各第１リードフレームの回りを囲むように各 第１リー
ドフレームの夫々の間に併置する部分及びこれら部分を
連絡する連絡部分を有して接地電位に接続されるべき第
２リードフレームと、 前記一辺に対向する他辺に設けられ信号用に使用される
べき複数の第３リードフレームと、該各第３リードフレームの回りを囲むように各 第３リー
ドフレームの夫々の間に併置する部分及びこれら部分を
連絡する連絡部分を有して電源電位に接続されるべき第
４リードフレームとを備え、 第２リードフレーム，第４リードフレームの前記連絡部
分は、配列された前記パッドの一側，他側に直線状に夫
々設けられていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09030294A JP3401581B2 (ja) | 1994-04-27 | 1994-04-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09030294A JP3401581B2 (ja) | 1994-04-27 | 1994-04-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297351A JPH07297351A (ja) | 1995-11-10 |
| JP3401581B2 true JP3401581B2 (ja) | 2003-04-28 |
Family
ID=13994748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09030294A Expired - Fee Related JP3401581B2 (ja) | 1994-04-27 | 1994-04-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3401581B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144089A (en) * | 1997-11-26 | 2000-11-07 | Micron Technology, Inc. | Inner-digitized bond fingers on bus bars of semiconductor device package |
-
1994
- 1994-04-27 JP JP09030294A patent/JP3401581B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07297351A (ja) | 1995-11-10 |
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