KR100585331B1 - 반도체 장치 및 메모리 시스템 - Google Patents

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Abstract

반도체 장치는 2개의 반도체 칩의 뒷면이 각각 중합되어 적층되어 있고, 각각의 반도체 칩에는 클럭인에이블신호, 칩셀렉트신호가 개별로 입력되는 클럭인에이블용 아우터리드가 설치되며, 한쪽의 반도체 칩에 억세스할 경우에, 클럭인에이블신호, 칩셀렉트신호를 비액티브상태로 하는 것에 의해 다른쪽의 반도체 칩을 저소비전력모드로 설정한다.

Description

반도체 장치 및 메모리 시스템{SEMICONDUCTOR DEVICE AND MEMORY SYSTEM}
도 1은 본 발명의 일실시형태에 의한 반도체 장치의 단면도,
도 2는 본 발명의 일실시형태에 의한 반도체 장치의 수지밀봉체를 제거한 상태의 개념사시도,
도 3은 본 발명의 일실시형태에 의한 반도체 장치의 내부결선상태를 나타내는 블럭다이어그램 및 가능동작의 설명도,
도 4는 본 발명의 일실시형태에 의한 반도체 장치의 상부에 적층된 반도체 칩 측에서의 내부구조의 레이아웃을 나타내는 설명도,
도 5는 그 반도체 장치의 하부에 적층된 반도체 칩 측에서의 내부구조의 레이아웃을 나타내는 설명도,
도 6은 JEDEC에 의해 결정된 비트구성이 16비트에서의 SDRAM의 표준핀 배치의 설명도,
도 7은 본 발명의 다른 실시형태에 의한 반도체 장치의 내부결선상태를 나타내는 블럭다이어그램 및 가능동작의 설명도,
도 8은 본 발명의 다른 실시형태에 의한 반도체 장치의 내부결선상태를 나타내는 블럭다이어그램 및 가능동작의 설명도,
도 9는 본 발명의 다른 실시형태에 의한 반도체 장치의 상부에 적층된 반도 체 칩 측에서의 내부구조의 레이아웃을 나타내는 설명도,
도 10은 본 발명의 다른 실시형태에 의한 하부에 적층된 반도체 칩 측에서의 내부구조의 레이아웃을 나타내는 설명도이다.
근래, DRAM(Dynamic Random Access Memory) 등의 반도체 장치에 있어서는 메모리의 대용량화가 진행되고 있고, 그 대용량화에 대응하기 위해 반도체 칩의 사이즈가 대형화하고 있다.
이 대형화한 반도체 칩을 탑재하는 기술로서, 예컨대, 반도체 칩 상방에 리드 프레임 선단이 위치하는 LOC(Lead On Chip)이 있다.
하지만, LOC에 있어서는 대용량화를 도모하는 목적으로서 동일한 용량의 DRAM이 구성된 2개의 반도체 칩을 적층하고, 이들 반도체 칩을 동일한 수지 밀봉체로 밀봉한 구조를 채용하는 반도체 장치가 있다.
이 반도체 장치 메모리 시스템은, 2개의 반도체 칩에서의 회로형성면을 서로 대향시킨 상태로 적층되어 있고, 리드는 수지밀봉체의 내부에 있어서 상하로 분기된 2개의 분기리드를 가지는 구성으로 되어 있다.
2개의 분기리드 중 한쪽의 분기리드는, 한쪽의 반도체 칩에서의 회로형성면에 절연성 필름을 개재하여 접착고정되고, 그 회로형성면의 외부단자에 본딩와이어를 통하여 접속되어 있다.
또한, 2개의 분기리드의 각각은 별개의 부재에 의해 구성되어 있고, 한쪽의 분기리드가 수지밀봉체의 외부에 도출되어, 소정의 형상으로 형성된 외부리드와 일체화되어 있다. 다른쪽의 분기리드는 수지밀봉체의 내부에 있어서 한쪽의 분기리드에 접합되고, 전기적이며 동시에 기계적으로 접속되어 있다.
즉, 수지밀봉체의 내외로 연장하는 리드 외부단자는, 수지밀봉체의 외부로 도입된 외부리드와, 이 외부리드에 일체화된 한쪽의 분기리드와, 이 한쪽의 분기리드에 접합된 다른쪽의 분기리드로 구성되어 있다.
또한, 이 반도체 장치에 대해서 상세하게 설명하고 있는 예로서는 특개평 7-58281호 공보가 있다.
또한, 본원 발명자들에 의한 본원 발명의 완성한 후에 공지예 조사에 의해 이하의 문헌이 있다는 것이 판명되었다.
즉, 특개평 9-246465호(대응미국특허 USP 5,804,874호)는 제어신호(RAS0 및 RAS1)에 의해 적층된 2개의 메모리칩에서 1개를 선택하는 적층 칩패키지를 개시하고 있다.
특개평 7-86526호는 2개의 메모리집적회로를 포함하는 패키지에 있어서, CE단자에 의해 한쪽의 메모리집적회로만을 액티브로 하는 것으로 I/O신호끼리의 충돌을 회피하는 기술을 개시하고 있다.
특개평 4-302165호(대응미국특허, USP.5,211,485호)는 태브(tab)의 표면 및 뒷면에 동일기능을 가지는 제1 및 제2 반도체 기억소자가 고정되고, 이 2개의 기억소자가 출력 임피던스제어신호 및 데이터입출력동작활성화신호를 부여하는 수단을 별개로 구비하고, 그들 이외의 제어신호, 데이터 입출력신호전원을 부여하는 수단을 공통으로 구비하고 있는 반도체 기억장치를 개시하고 있다.
특개평 3-181163호(대응미국특허, USP.5,512,783호)은 내부에 1개 또는 복수의 반도체 칩이 캡슐밀봉되어 있는 외부케이스를 포함하는 반도체 칩 패키지로서, 반도체 칩 패키지는 4개의 칩선택 핀(CS0 내지 CS3), 2개의 기록허가핀(WE0 내지 WE1) 2개의 출력허가핀(OE0 내지 OE1)등을 포함하는 기술을 개시하고 있다.
하지만, 상기와 같은 반도체 장치에서는 다음과 같은 문제점이 있는 것이 본 발명자에 의해 발견되었다.
즉, 전술한 2개의 분기리드는 적층된 2개의 반도체 칩의 사이에 존재하고 있고, 분기리드가 대향하는 반도체 칩의 본딩면에 각각 본딩와이어가 접속되어 있기 때문에, 2개의 분기리드의 간격에 상당하는 만큼, 2개의 반도체 칩의 간격도 넓게 되어 버리고, 수지밀봉체의 두께가 증가하여, 반도체 장치의 두께가 두껍게 된다.
또한, 2개의 분기리드가 2개의 반도체 칩의 사이에 존재하는 것에 의해, 각각의 반도체 칩에서 발생하는 부유용량(칩/리드사이 용량)이 2개의 분기리드 각각에 부가되어 버려, 각각의 분기리드에서의 신호의 전파속도가 저하하고, 반도체 장치의 전기적 특성이 저하한다.
삭제
본 발명의 목적과 신규한 특징은 본 명세서의 기술 및 첨부 도면에서 명백하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면 이하와 같다.
즉, 본 발명의 반도체 장치는, 제 1 반도체칩과, 제 2 반도체칩과, 제 1 및 제 2 반도체칩에 전기적으로 접속되는 제 1 리드와, 제 1 반도체칩에 전기적으로 접속되고 제 2 반도체칩에는 전기적으로 절연되는 제 2 리드와, 제 2 반도체칩에 전기적으로 접속되고 제 1 반도체칩에는 전기적으로 절연되는 제 3 리드를 구비하고, 제 1 반도체칩 및 제 2 반도체칩은, 제 1 리드에 공급되는 클럭신호에 의거하여 동작하고, 제 1 반도체칩은, 제 2 리드에 공급되는 제 1 클럭인에이블 신호에 의거하여 저소비전력 모드로 천이하고, 제 2 반도체칩은, 제 3 리드에 공급되는 제 2 클럭인에이블 신호에 의거하여 저소비전력 모드로 천이하는 것을 특징으로 한다.
또, 반도체 장치는, 제 1 및 제 2 반도체칩에 전기적으로 접속되는 제 4 및 제 5 리드를 더 구비하고, 제 4 리드에는, 제 1 및 제 2 반도체칩에 공통의 어드레스 신호가 입력되고, 제 5 리드에는, 제 1 및 제 2 반도체칩에 공통의 데이터 신호가 입출력되는 것을 특징으로 한다.
더욱이, 반도체 장치는, 제 1 반도체칩에 전기적으로 접속되고 제 2 반도체칩에는 전기적으로 절연되는 제 6 리드와, 제 2 반도체칩에 전기적으로 접속되고 제 1 반도체칩에는 전기적으로 절연되는 제 7 리드를 더 구비하고, 제 6 리드에는, 제 1 칩 셀렉트 신호가 입력되고, 제 7 리드에는, 제 2 칩 셀렉트 신호가 입력되는 것을 특징으로 한다.
또, 반도체 장치는, 제 1 및 제 2 반도체칩은, SDRAM인 것을 특징으로 한다.
삭제
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한쪽의 반도체 칩에 억세스하고 있는 동안, 다른쪽의 반도체 칩을 저소비전력모드로 설정할 수 있기 때문에, 반도체 장치의 소비전력을 대폭으로 저감할 수 있다.
삭제
또한, 상술한 공지문헌의 어느 것에서도, 복수의 반도체 메모리칩을 가지는 메모리시스템에 있어서 클럭신호는 각 반도체 칩에 공통으로 부여됨과 동시에, 각 반도체 메모리칩을 제어하는 신호는 각 반도체 메모리 칩마다 개별로 부여되는 기술은 개시되어 있지 않다.
본 발명에 있어서는 복수의 반도체 메모리칩을 가지는 메모리시스템에 있어서 클럭신호는 각 반도체 칩에 공통으로 부여됨과 동시에, 각 반도체 메모리칩을 제어하는 신호는 각 반도체 메모리칩마다 개별로 부여되는 것에 의해, 클럭신호에 의해 동작하는 메모리시스템에 있어서 억세스되지 않는 반도체 메모리칩을 선택적으로 저소비전력동작시키는 것이 가능하게 되어 메모리시스템의 저소비전력화를 실현하는 것이 가능하게 된다.
이하, 본 발명의 실시형태를 도면에 의거하여 상세하게 설명한다.
도 1은 본 발명의 일실시형태에 의한 반도체 장치 또는 메모리시스템 또는 DDP(Double Density Package)의 단면도, 도 2는 본 발명의 일실시형태에 의한 반도체 장치의 수지밀봉체를 제거한 상태의 개념사시도, 도 3은 본 발명의 일실시형태에 의한 반도체 장치의 내부결선상태를 나타내는 블럭다이어그램 및 가능동작의 설명도, 도 4는 본 발명의 일실시형태에 의한 반도체 장치의 상부에 적층된 반도체 칩 측에서의 내부구조의 레이아웃을 나타내는 설명도, 도 5는 그 반도체 장치의 하부에 적층된 반도체 칩 측에서의 내부구조의 레이아웃을 나타내는 설명도, 도 6은 JEDEC에 의해 결정된 비트구성이 16비트에서의 SDRAM의 표준핀배치의 설명도이다.
본 실시형태에 있어서, 표면실장패키지의 1종인 TSOP(Thin Small Out-line Package)형의 반도체 장치(1)는 S(Synchronous)DRAM으로 이루어지고, 워드 ×비트구성이 예컨대, 8M ×16비트로 되어 있다.
반도체 장치(1)는 도 1, 도 2에 나타낸 바와 같이, 워드 ×비트구성이 4M ×16비트의 워드 ×비트구성으로 이루어지는 2개의 반도체 칩(2, 3)이 적층된 구조로 되어 있다.
반도체 칩(2, 3)은 회로형성되어 있지 않은 면인 뒷면 전면(全面)이 각각 중합되고, 예컨대, 폴리이미드 등의 접착재에 의해 접착되어 있고, 이들 반도체 칩(2, 3)은 칩 방향이 상하방향이 동일한 방향으로 적층되어 있다.
또한, 반도체 칩(2, 3)의 회로형성면의 중앙부에는, 이 반도체 칩(2, 3)의 긴변방향으로 전극인 본딩패드(외부단자)(4, 5)가 각각 배치되어 있다.
반도체 칩(2)의 회로형성면에는 인너리드(리드)(6)가 절연필름(8)을 통해 접착되어 있고, 반도체 칩(2)의 본딩패드(4) 근방에는 인너리드(6)의 선단부가 위치하는 구성으로 되어 있다.
마찬가지로, 반도체 칩(3)에서의 회로형성면에도 인너리드(리드)(7)가 절연필름(9)을 통해 접착되어 있고, 반도체 칩(3)의 본딩패드(5) 근방에는 인너리드(6) 선단부가 위치하고 있다.
게다가, 본딩패드(4, 5)와 인너리드(6, 7)와의 사이에는 동일하게 반도체 칩(2, 3)의 긴변방향으로 반도체 장치(1)의 동작전압으로 되는 전원전압을 공급하는 리드 및 기준전위를 공급하는 리드인 버스바(BB)가 각각 설치되어 있다.
인너리드(6)에는 본딩와이어(와이어)(10)를 통해 반도체 칩(2)에 형성된 본딩패드(4)가 각각 접속되어 있고, 인너리드(7)에는 본딩와이어(와이어)(11)를 통해 반도체 칩(3)에 형성된 본딩패드(5)가 각각 접속되어 있다. 또한, 전원전압 또는 기준전위가 공급되는 본딩패드(4, 5)에는 동일하게 본딩와이어(10, 11)를 통해 버스바(BB)가 접속되어 있다.
인너리드(6, 7)는 각각은 별개의 부재에 의해 구성되어 있고, 인너리드(7)가 수지밀봉체(12)의 내부에서 인너리드(6)와, 예컨대 레이저용접 등에 의해 접합되어 전기적이며 또한 기계적으로 접속되어 있다. 그리고, 인너리드(7)가 접합된 인너리드(6)가 수지밀봉체(12)의 외부에 도출되고, 소정의 형상으로 형성된 아우터리드(리드)(13)로 된다.
여기에서, 반도체 장치(1)의 반도체 칩(2, 3)에서의 결선상태를 도 3의 블럭다이어그램에 나타낸다. 도 3에 나타낸 바와 같이, 반도체 장치(1)에 있어서는 데이터인 입출력신호(DQ0∼DQ15), 어드레스신호(A0∼A13), 클럭신호(CLK) 및 컨트롤계 신호인 로어드레스스트로브신호(/RAS), 컬럼어드레스스트로브신호(/CAS), 라이트인에이블신호(/WE), 마스크신호(DQMU, DQML)는 어느쪽의 반도체 칩(2, 3)에서도 공통으로 입력되어 있고, 동일하게 컨트롤계 신호인 클럭인에이블신호(칩제어신호)(CKE), 칩셀렉트신호(칩제어신호)(/CS)는 반도체 칩(2, 3)에 각각 독립하여 입력된다.
다음에, 본 실시형태의 작용에 대해서 설명한다.
우선, 반도체 장치(1)에 있어서는 입출력신호(DQ0∼DQ15), 어드레스신호(A0∼A13), 클럭신호(CLK), 및 컨트롤계 신호인 로어드레스스트로브신호(/RAS), 컬럼어드레스스트로브신호(/CAS), 라이트인에이블신호(/WE), 마스크신호(DQMU, DQML)는 아우터리드(13)를 통해 반도체 칩(2, 3)의 소정의 본딩패드(4, 5)와 인너리드(6, 7)에 각각 공통으로 입력되도록 본딩와이어(10, 11)에 의해 접속되어 있다.
한편, 2개의 컨트롤계 신호인 클럭인에이블신호(CKE), 및 칩셀렉트신호(/CS)가 입력되는 아우터리드(13)는 각각 개별로 전용의 아우터리드(13)가 설치되어 있다.
예컨대, 클럭인에이블신호(CKE)는 반도체 칩(2)에 입력되는 클럭인에이블신호(UCKE)와, 반도체 칩(3)에 입력되는 클럭인에이블신호(LCKE)가 있고, 반도체 장치(1)의 아우터리드(13)에는 클럭인에이블신호(UCKE)가 입력되는 클럭인에이블용 아우터리드(칩제어리드)(13UCKE)와, 클럭인에이블신호(LCKE)가 입력되는 클럭인에이블용 아우터리드(칩제어리드)(13LCKE)가 설치되어 있다.
클럭인에이블용 아우터리드(13UCKE)는, 도 4에 나타낸 바와 같이, 반도체 장치(1)의 38핀에 설치되고, 클럭인에이블용 아우터리드(13LCKE)는 도 5에 나타낸 바와 같이, 반도체 장치의 37핀에 위치하도록 설치되어 있다.
또한, 칩셀렉트신호(/CS)에는 반도체 칩(2)에 입력되는 칩셀렉트신호(UCS)와, 반도체 칩(3)에 입력되는 칩셀렉트신호(LCS)가 있고, 반도체 장치(1)의 아우터리드(13)에는 칩셀렉트신호(UCS)가 입력되는 칩셀렉트용 아우터리드(칩제어리드)(13UCS)와, 칩셀렉트신호(LCS)가 입력되는 칩셀렉트용 아우터리드(칩제어리드)(13LCS)가 설치되어 있다.
칩셀렉트용 아우터리드(13UCS)는 도 4에 나타내는 바와 같이, 반도체 장치(1) 의 36핀에 설치되고, 칩셀렉트용 아우터리드(13LCS)는 도 5에 나타내는 바와 같이, 반도체 장치(1)의 19핀에 위치하도록 설치되어 있다.
여기에서, 본원 출원시에 있어서, JEDEC(Joint Electron Device Engineering Council)에 의해 결정된 총핀수가 54핀인 반도체 장치에서의 표준핀배치를 일예로서 도 6에 나타낸다.
JEDEC에서는 도 6에 있어서, 38핀은 클럭신호(CLK)가 입력되는 핀이지만, 상술한 바와 같이 반도체 장치(1)에는 클럭인에이블용 아우터리드(13UCKE)가 할당되어 있기 때문에, 그 인접하는 핀인 39핀에 클럭신호(CLK)가 입력되는 핀이 할당되어 있다.
또한, 이 39핀은 JEDEC에 있어서, 마스크신호(DQMU)가 입력되는 핀이지만, 반도체 장치(1)에서는 클럭신호(CLK)가 입력되는 핀이 할당되어 있기 때문에, 마스크신호(DQMU)가 입력되는 핀은 JEDEC에서의 40핀의 NC(No Connection) 핀의 위치에 할당을 행하고 있다.
게다가, JEDEC에서는 37핀은 클럭 인에이블신호(CKE)가 입력되는 핀이지만, 반도체 장치(1)에는 클럭인에이블신호(LCKE)가 입력되는 클럭인에이블용 아우터리드(13LCKE)가 할당되어 있다.
JEDEC에 있어서, 36핀은 NC핀으로 되어 있지만, 반도체 장치(1)에는 칩셀렉트신호(UCS)가 입력되는 칩셀렉트용 아우터리드(13UCS)가 할당되어 있다.
JEDEC에 있어서, 19핀은 칩셀렉트신호(/CS)가 입력되는 핀이지만, 반도체 장 치(1) 또는 메모리시스템 또는 DDP(Double Density Package)에는 칩셀렉트신호(LCS)가 할당되어 있다. 따라서, 36핀, 38핀의 칩셀렉트용 아우터리드(13UCS), 클럭 인에이블용 아우터리드(13UCKE)는 인너리드(6)에서 본딩와이어(10)를 통해 반도체칩(2)의 소정의 본딩패드(4)에만 접속되어 있고, 37핀, 19핀의 칩셀렉트용 아우터리드(13LCS), 클럭인에이블용 아우터리드(13LCKE)는 인너리드(7)에서 본딩와이어(11)를 통해 반도체 칩(3)의 소정의 본딩패드(5)에만 접속되어 있다.
그리고, 반도체 칩(2)을 억세스할 경우에는 이 반도체 칩(2)에 입력되는 칩셀렉트신호(/CS)인 칩셀렉트신호(UCS)를 로레벨(인에이블레벨) 클럭 인에이블신호(CKE)인 클럭인에이블신호(UCKE)를 하이레벨(인에이블레벨)로 한다.
한편, 억세스하지 않는 반도체 칩(3)에는 칩셀렉트신호(LCS)를 하이레벨(디스에이블레벨), 클럭인에이블신호(LCKE)를 로레벨(디스에이블레벨)을 각각 입력하는 것에 의해 도 3의 우측에 나타낸 바와 같이, 저소비전력모드의 하나인 파워다운모드(power down mode)로 하는 것이 가능하다.
또한, 반도체 칩(3)을 억세스할 경우에는 그 반도체 칩(3)에 입력되는 칩셀렉트신호(LCS)를 로레벨, 클럭인에이블신호(LCKE)를 하이레벨로 한다.
억세스하지 않는 반도체 칩(2)에는 칩셀렉트신호(UCS)를 하이레벨, 클럭인에이블신호(UCKE)를 로레벨로 각각 입력하는 것에 의해 파워 다운모드로 하는 것이 가능하다.
그것에 의해, 본 실시형태에서는 반도체 칩(2, 3)의 뒷면을 맞닿게 하여 적 층하기 때문에, 2개의 반도체 칩(2, 3)의 간격을 좁게 할 수 있고, 반도체 장치(1)의 두께를 얇게 할 수 있다.
또한, 인너리드(6, 7)의 각각을 반도체 칩(2, 3)의 사이에 형성하지 않아도 되기 때문에, 인너리드(6, 7)의 부유용량을 대폭으로 저감할 수 있고, 반도체 장치(1)의 전기적특성을 향상시킬 수 있다.
또, 각각의 반도체 칩(2, 3)에 독립하여 칩셀렉트신호, 클럭인에이블신호를 입력할 수 있기 때문에 억세스하지 않는 한쪽의 반도체 칩만을 파워다운모드로 할 수 있기 때문에, 반도체 장치(1)의 소비전력을 대폭으로 저감할 수 있다.
또한, 본 실시형태에 있어서는 칩셀렉트신호(/CS) 및 클럭인에이블신호(CKE)의 2개의 제어계신호를 반도체 칩(2, 3)에 각각 개별로 입력하고 있었지만, 2개의 제어계 신호 중, 어느 한쪽의 신호만을 각각의 반도체 칩(2, 3)에 개별로 입력하고, 다른쪽의 신호를 공통으로 입력하도록 해도 된다.
예컨대, 도 7의 블럭다이어그램에 나타낸 바와 같이, 클럭인에이블신호(CKE)를 공통입력으로 하고, 칩셀렉트신호(/CS)를 반도체 칩(2)에 입력하는 칩셀렉트신호(UCS)와, 반도체 칩(3)에 입력하는 칩셀렉트신호(LCS)로 독립시켜 개별로 입력시킨다.
반도체 칩(2)이 억세스되고, 반도체 칩(3)이 억세스되지 않는 경우, 반도체 칩(2)에는 로레벨(인에이블레벨)의 칩셀렉트신호(UCS), 하이레벨(인에이블레벨)의 클럭인에이블신호(CKE)가 입력되고, 반도체 칩(3)에는 하이레벨(디스에이블레벨)의 칩셀렉트신호(LCS), 마찬가지로 하이레벨(인에이블레벨)의 클럭인에이블신호(CKE) 가 입력된다.
따라서, 반도체 칩(3)은 하이레벨(디스에이블레벨)의 칩셀렉트신호(LCS)가 입력되기 때문에, 도 7의 우측에 나타낸 바와 같이, 저소비전력모드에 하나인 스탠바이모드가 설정되고, 소비전류가 저감된다.
예컨대, 칩선택신호(칩인에이블신호)(/CS)는 인에이블 레벨일 때에는 데이터의 입력 또는 출력을 포함하는 각종 동작을 활성화하는 것을 허가하기 위한 신호이다. 칩선택신호가 디스에이블레벨일 때에는 상기 각종 동작이 비활성으로 되는 것에 의해 소비전력이 저감되는 스탠바이모드가 설정된다.
또한, 도 8의 블럭다이어그램에 나타낸 바와 같이, 클럭인에이블신호(CKE)를 반도체 칩(2)에 입력하는 록인에이블신호(UCKE)와, 반도체 칩(3)에 입력하는 클럭인에이블신호(LCKE)로 독립시켜 개별로 입력하고, 칩셀렉트신호(/CS)를 공통입력으로 한다.
반도체 칩(2)이 억세스되고, 반도체 칩(3)이 억세스되지 않을 경우, 반도체 칩(2)에는 로레벨(인에이블레벨)의 칩셀렉트신호(/CS), 하이레벨(인에이블레벨)의 클럭인에이블신호(UCKE)가 입력되고, 반도체 칩(3)에는 로레벨(인에이블레벨)의 칩셀렉트신호(/CS), 로레벨(디스에이블레벨)의 클럭인에이블신호(LCKE)가 입력된다.
따라서, 반도체 칩(3)은 로레벨(디스에이블레벨)의 클럭인에이블신호(LCKE)가 입력되기 때문에, 도 8에 우측에 나타낸 바와 같이, 저소비전력모드에 하나인 파워다운모드가 설정되어 소비전류가 저감된다.
예컨대, 클럭인에이블신호(CKE)는 클럭신호를 인에이블로 하는 신호로서 정 의된다. 또한, 반도체칩(SDRAM)을 로우파워상태로 하기 위한 신호로 된다. 클럭인에이블신호(CKE)에 의해 반도체 칩이 로우파워상태로 된 경우에는 모든 내부뱅크는 프리차지상태(IDLE상태)로 된다. 모든 내부뱅크가 프리차지상태로 된 경우에는 클럭인에이블신호(CKE)는 반도체 칩의 입력버퍼의 게이트신호로서 이용된다. 반도체 칩의 파워다운(로우파워상태) 시에는, 메모리셀의 리프레시는 행해지지 않는다. 그때문에, 파워다운에 있어서는 최소의 리프레시사양을 적용하는 것이 가능하다.
이들 2개의 제어계 신호중, 어느 한쪽의 신호만을 각각의 반도체 칩(2, 3)에 개별로 입력하고, 다른쪽의 신호를 공통으로 입력하는 경우에는 개별로 입력하는 한쪽의 신호의 1개를 NC핀에 할당하는 것만으로 충분하기 때문에, JEDEC(도 6)의 표준핀 배치를 바꾸지 않고 할당을 행할 수 있다.
또한, 본 실시형태와 같이, 2개의 제어계 신호를 반도체 칩(2, 3)에 각각 개별로 입력하는 경우에 있어서, 반도체 장치(1)의 핀배치를 JEDEC의 표준핀배치로 하는데는 반도체 칩(2, 3)의 본딩패드(4, 5)의 형성위치를 변경하고, 증가하는 2핀만큼을 JEDEC의 NC핀에 할당하도록 해도 된다.
예컨대, 반도체 칩(2)에 있어서는 도 9에 나타낸 바와 같이, JEDEC의 40핀의 NC핀에 클럭인에이블신호(UCKE)를 할당하고, JEDEC의 36핀의 NC핀에 칩셀렉트신호(UCS)가 할당되도록 본딩패드(4)를 형성한다.
또한, 반도체 칩(3)에 있어서는 도 10에 나타낸 바와 같이, JEDEC의 37핀의 클럭인에이블신호(CKE)가 할당된 핀에 클럭인에이블신호(LCKE)를 할당하고, JEDEC의 19핀의 칩셀렉트신호(/CS)가 할당된 핀에 칩셀렉트신호(LCS)가 할당되도록 본딩 패드(5)를 형성한다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시형태에 의거하여 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되지 않고, 그 요지를 벗어나지 않는 범위에서 여러 가지로 변경 가능한 것은 말할 것도 없다.
또한, 상기 실시형태에 의하면, TSOP의 반도체 장치에 대해서 기재했지만, 반도체 장치의 패키지형상은 TSOP이외라도 좋고, 일방향 리드배열인 SIP(Single In-line Package), ZIP(Zigzag In-line Package), 2방향 리드배열인 SOJ(Small In-line Package), SOP(Small Outline Package), 및 4방향 리드배열인 QFP(Quad Flat Package), QFJ(Quad Flat J-leaded Package) 등의 반도체 장치에 적용할 수 있다.
또, 메모리시스템(반도체 장치)에 포함되는 각 반도체 칩은 수지로 밀봉되지 않은 구성으로 되어도 좋다. 또, 메모리시스템(반도체 장치)을 구성하는 각 반도체 칩은 개별의 수지로 밀봉되어도 좋다. 또한, 메모리시스템(반도체 장치)의 리드의 대신에 범프로 되어도 좋다.
본원에 의해서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 이하와 같다.
각각의 반도체 칩에 독립하여 칩 제어신호를 입력할 수 있기 때문에 억세스하지 않는 한쪽의 반도체 칩만을 저소비전력모드로 설정할 수 있어, 반도체 장치의 소비전력을 대폭으로 저감할 수 있다.
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Claims (15)

  1. 제 1 반도체칩과,
    제 2 반도체칩과,
    상기 제 1 및 제 2 반도체칩에 전기적으로 접속되는 제 1 리드와,
    상기 제 1 반도체칩에 전기적으로 접속되고 상기 제 2 반도체칩에는 전기적으로 절연되는 제 2 리드와,
    상기 제 2 반도체칩에 전기적으로 접속되고 상기 제 1 반도체칩에는 전기적으로 절연되는 제 3 리드를 구비하고,
    상기 제 1 반도체칩 및 상기 제 2 반도체칩은, 상기 제 1 리드에 공급되는 클럭신호에 의거하여 동작하고,
    상기 제 1 반도체칩은, 상기 제 2 리드에 공급되는 제 1 클럭인에이블 신호에 의거하여 저소비전력 모드로 천이하고,
    상기 제 2 반도체칩은, 상기 제 3 리드에 공급되는 제 2 클럭인에이블 신호에 의거하여 저소비전력 모드로 천이하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 장치는, 상기 제 1 및 제 2 반도체칩에 전기적으로 접속되는 제 4 및 제 5 리드를 더 구비하고,
    상기 제 4 리드에는, 상기 제 1 및 제 2 반도체칩에 공통의 어드레스 신호가 입력되고,
    상기 제 5 리드에는, 상기 제 1 및 제 2 반도체칩에 공통의 데이터 신호가 입출력되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 반도체 장치는, 상기 제 1 반도체칩에 전기적으로 접속되고 상기 제 2 반도체칩에는 전기적으로 절연되는 제 6 리드와, 상기 제 2 반도체칩에 전기적으로 접속되고 상기 제 1 반도체칩에는 전기적으로 절연되는 제 7 리드를 더 구비하고,
    상기 제 6 리드에는, 제 1 칩 셀렉트 신호가 입력되고,
    상기 제 7 리드에는, 제 2 칩 셀렉트 신호가 입력되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 반도체칩은, SDRAM인 것을 특징으로 하는 반도체 장치.
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