KR20020025704A - 반도체 집적 회로 장치 - Google Patents

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마루야마게이지
오시마시게오
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니시무로 타이죠
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Abstract

본 발명의 목적은 비트 구성에 따른 핀 용량의 변동을 억제하고, 복수의 비트 구성을 동일한 반도체 칩에 설계하는 것을 용이하게 하는 반도체 집적 회로 장치를 제공하는 것이다.
반도체 칩과, 상기 반도체 칩 내에 설치된, 외부 핀에 전기적으로 접속되는 배선 DQ-pad와, 상기 배선 DQ-pad에 접속되고, 상기 배선 DQ-pad의 용량을 가변적으로 조정하는 핀 용량 조정 회로를 포함한다. 상기 핀 용량 조정 회로는 비트 구성 전환 신호×4e, ×8e에 따라 배선 DQ-pad에 용량 C11을 접속함으로써, 배선 DQ-pad의 용량을 가변적으로 조정한다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 특히 외부 핀 사이에 기생하는 핀간 기생 용량의 조정에 관한 것이다.
반도체 메모리는, 사용자의 시스템에 따라 여러 비트 구성의 요구가 있다. 예를 들면 256M DDR SDRAM의 경우에는 64M×4비트, 32M×8비트, 16M×16비트등이다.
이러한, 여러가지의 비트 구성의 반도체 메모리를 개별로 설계하는 것은, 특히 개발 기간이나 개발 자원, 개발비나 생산성 등인 면에서 효율적이지 않다.
이러한 문제를 해결하기 위해, 현재의 반도체 메모리에서는, 도 12에 도시된 바와 같이 비트 구성을 전환하는 전환 회로가 탑재되어 있고, 반도체 칩의 제조 공정이 종료한 후, 전환 회로를 동작시킴에 따라, 동일한 반도체 칩으로 복수의 비트 구성에 대응할 수 있게 되어 있다.
도 12에 나타내는 반도체 메모리는 디폴트에서 ×16 비트 구성으로 설정되어 있다. 이것을 ×4 비트 구성으로 전환하는 경우에는 패키지 조립 공정의 단계에서 ×4 비트 구성 전환 패드(pad)를 접지단 핀 VSS에 본딩(bonding)한다. 이에 따라, 패턴 회로 INV1의 출력 ×4e가 "HIGH" 레벨이 되고, 비트 구성 전환 제어 회로를 통해 ×4 비트 구성으로 설정이 전환된다.
또한, ×8 비트 구성으로 전환하는 경우에는 ×4 비트 구성 전환의 경우와 마찬가지로, ×8 비트 구성 전환 패드를 접지 핀 VSS로 본딩한다. 이에 따라, 인버터 회로 INV2의 출력×8e가 "HIGH" 레벨이 되고, ×8 비트 구성으로 설정이 전환된다.
또한, ×4 비트 구성 전환 패드, 및 ×8 비트 전환 패드 중 어디에도 본딩하지 않은 경우(디폴트)에는, 패드의 노드는 노멀리 온형(normally-on mode)의 PMOS 트랜지스터 Pch-1, Pch-2에 의해 "HIGH" 레벨이 된다. 이 결과, 인버터 회로 INV1, INV2의 출력×4e, 8e는 모두 "LOW" 레벨이 되며, ×4/×8 비트 구성으로는 전환되지 않고, ×16 비트 구성의 반도체 메모리로서 동작한다.
반도체 메모리에는 여러가지 반도체 벤더(vendor)로부터 공급되는 메모리의 특성을 각각 상호 나열하는 사양 중 하나로서, 핀 용량 특성이 있다.
핀 용량 특성에는 하기와 같이 상한치와 하한치가 각각 설정되어 있고, 이 상한치와 하한치의 범위 내에 들어가도록 설정해야한다.
Input Pin Capacitance ··· 하한치 2.5㎊, 상한치 3.5㎊
Clock Pin Capacitance ···하한치 2.5pF, 상한치 3.5㎊
I/O Pin Capacitance ··· 하한치 4.0㎊, 상한치 5.0㎊
도 13에, JEDEC(Joint Electron Devices Engineering Council) 표준의, 256M DDR SDRAM의 TSOP(II) 패키지의 ×4/×8/×16 비트 구성의 핀 배치도를 나타낸다.
도 13에 도시된 바와 같이 ×4/×8/×16 비트 구성까지의 핀 수는 66 핀과 동일하다. 그리고, ×4/×8 비트 구성일 때, 예를 들면 ×16 비트 구성일 때와 비교하여 과잉이 되는 DQ 핀(I/O 핀)에 대해서는 반도체 칩과는 접속되지 않은, NC 핀(No Connection 핀)이 된다. 사용자는 상기 NC 핀을 전기적으로 플로팅(floating) 상태로서 사용하는 경우가 많다.
그러나, 핀 용량을 구성하는 성분 중 하나로서, 도 14 및 도 15에 도시된 바와 같이 핀과 핀 사이에 기생하는 핀간 기생 용량이 있다. 도 15는 도 14 내의 A-A'선에 따르는 단면이고, ×4/×8/×16 비트 구성인 경우의 핀 No.3∼No.6의 부분을 나타내고 있다.
이하, 핀간 기생 용량에 대하여, 도 14 및 도 15에 나타내는 핀 No.5(DQ0, DQ1)의 기생 용량을 예로 들어 생각한다.
×4/×8 비트 구성시, 핀 No.5의 기생 용량은 이웃한 핀 No.4가 전기적으로 플로팅 상태이기 때문에 (NC 핀), 상기 핀 No.5와 핀 No.4 사이의 핀간 기생 용량 C1은 보이지 않는다. 따라서, ×4/×8 비트 구성시, 핀 No.5의 기생 용량은 상기 핀 No.5와 핀 No.6 사이의 핀간 기생 용량 C0으로만 된다.
그러나, ×16 비트 구성시, 핀 No.4는 NC 핀이 아니게 되므로, 핀 No.5의 기생 용량은 상기 핀간 기생 용량 C1과 상기 핀간 기생 용량 C0의 합(C1+ C0)이 된다.
이와 같이, 종래의 반도체 메모리에서는 어느 특정한 핀의 기생 용량이 ×4/×8 비트 구성 시와, ×16 비트 구성 시에서 변동한다.
반도체 칩 내의 회로는 공통이고, 반도체 칩 내의 용량은 ×4/×8/×16 비트 구성 시 각각 동일하다. 이것에 관계없이, 종래의 반도체 메모리에서는 그 핀간 기생 용량이 비트 구성에 따라 변동하기 때문에, 그 핀 용량 특성은 예를 들면 ×4/×8 비트 구성 시와, ×16 비트 구성 시에 변동하며, 동일한 반도체 칩으로 복수의 비트 구성을 실현하는 경우에 방해가 되었다.
×4/×8/×16 비트 구성 각각에 있어서, 핀 용량 특성이 사양의 범위에 들어가는 것이 어려운 경우, 비트 구성에 따라 반도체 칩 내에서 감소하는 핀간 기생 용량을 보충하기 위해 다른 용량을 추가할 필요가 있으며, 전용의 배선 마스크를 준비해야 하고, 복수의 비트 구성을 동일한 반도체 칩에 설계하는 것을 곤란하게 하였다.
본 발명은, 상기된 사정에 감안하여 이루어진 것으로, 그 목적은 비트 구성에 따른 핀 용량의 변동을 억제하면서, 복수의 비트 구성을 동일한 반도체 칩에 설계하는 것을 용이하게 하는 반도체 집적 회로 장치를 제공하는 것에 있다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 메모리를 나타내는 회로도.
도 2는 본 발명의 제2 실시 형태에 따른 반도체 메모리를 나타내는 회로도.
도 3은 본 발명의 제3 실시 형태에 따른 반도체 메모리를 나타내는 회로도.
도 4의 (a), 도 4의 (b), 도 4의 (c)는 각각 용량 C11의 예를 나타내는 도면.
도 5는 용량 C11의 제1 레이아웃 예를 나타내는 평면도.
도 6은 용량 C11의 제2 레이아웃 예를 나타내는 평면도.
도 7은 용량 C11의 제3 레이아웃 예를 나타내는 평면도.
도 8은 용량 C11의 제4 레이아웃 예를 나타내는 평면도.
도 9는 본 발명의 제6 실시 형태에 따른 핀 용량 조정 회로를 나타내는 회 로도.
도 10은 본 발명의 제7 실시 형태에 따른 핀 용량 조정 회로를 나타내는 회로도.
도 11의 (a)는 이차원적으로 외부 핀이 배치되어 있는 반도체 패키지의 사시도이고, 도 11의 (b)는 이차원적으로 외부 핀이 배치되어 있는 반도체 패키지의 평면도.
도 12는 종래의 반도체 메모리를 나타내는 회로도.
도 13은 256M DDR SDRAM의 핀 배치를 나타내는 핀 배치도.
도 14는 전형적인 반도체 메모리 패키지의 단면을 나타내는 단면도.
도 15는 핀간 기생 용량을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
INV1, INV2, INV10, INV20 : 인버터 회로
OR-1 ： OR 회로
FER-1 ： CMOS형 트랜스퍼 게이트 회로
C10, C11, C11-0∼C11-2 ： 용량
FUSE×4 ： ×4 비트 전환 퓨즈
FUSE×8 ： ×8 비트 전환 퓨즈
FUSE-c ： 퓨즈 소자
10 ： 반도체 칩
11 ： 메모리 코어 영역
12 ：I/O 영역
13 : 패드 영역
14 ：배선
상기 목적을 달성하기 위해, 본 발명에 따른 반도체 집적 회로 장치에서는, 반도체 칩과, 상기 반도체 칩 내에 설치된, 외부 핀에 전기적으로 접속되는 배선과, 상기 배선에 접속된, 상기 배선의 용량을 가변적으로 조정하는 핀 용량 조정 회로를 포함하는 것을 특징으로 한다.
<발명의 실시 형태>
본 발명에 따른 반도체 집적 회로 장치는 핀 용량을 조정하는 조정 회로를 갖는다. 상기 조정 회로는 반도체 칩 제조 공정이 종료한 후, 반도체 칩의 외부에 접속되는 반도체 칩의 노드에 있어서, 그 용량을 비트 구성에 따라 조정한다.
이하, 본 발명의 실시 형태를 도면을 참조하여 설명한다. 다음 설명에서는 전체 도면에 걸쳐 공통되는 부분에는 공통되는 참조 부호를 붙인다.
(제1 실시 형태)
도 1은 본 발명의 제1 실시 형태에 따른 반도체 메모리를 나타내는 회로도이다. 또, 도 1에서는 용량이 조정되는 핀으로서, 예를 들면 도 13에 도시된 핀 No.5를 상정한다.
도 1에 도시된 바와 같이, 핀 용량 조정 회로는 ×4 비트, 혹은 ×8 비트 전환 회로의 출력×4e, ×8e가 각각 입력되는 OR 회로 OR-1과, OR 회로 OR-1의 출력 CADD가 입력되는 NMOS 트랜지스터 Nch-1, 및 출력 CADD가 인버터 회로 INV3에 의해 반전된 bCADD가 입력되는 PMOS 트랜지스터 Pch-3을 포함하는 CMOS형 트랜스퍼 게이트 회로 FER-1을 포함한다. 상기 트랜스퍼 게이트 회로 FER-1의 일단은 핀 No.5에 대응한 DQ 핀의 패드의 노드 DQ-pad에 접속되고, 그 타단은 용량 C11의 한쪽 전극 N1에 접속되어 있다. 용량 C11의 다른 전극에는, 예를 들면 접지 전위 VSS가 제공된다.
이어서, 그 동작을 설명한다.
<×4/×8 비트시>
×4 비트시, 패키지 조립 공정의 단계에서 ×4 비트 전환 패드는 접지 핀 VSS에 본딩된다. 이에 따라, 인버터 회로 INV1의 출력×4e가 "HIGH" 레벨이 되고, 제1 실시 형태에 따른 반도체 메모리는 비트 구성 전환 제어 회로를 통해 ×4 비트로 설정된다.
마찬가지로, ×8 비트시, 패키지 조립 공정의 단계에서 ×8 비트 전환 패드는 접지 핀 VSS에 본딩된다. 이에 따라, 인버터 회로 INV2의 출력 ×8e가 "HIGH" 레벨이 되고, 제1 실시 형태에 따른 반도체 메모리는 비트 구성 전환 제어 회로를통해 ×8 비트로 설정된다.
이와 같이, ×4/×8 비트시, 출력×4e, ×8e 중 어느 하나가 "HIGH" 레벨이 된다. 이에 따라, OR 회로 OR-1의 출력 CADD는 "HIGH" 레벨이 되고, 트랜스퍼 게이트 회로 FER-1은 "온 상태"가 되어, 노드 DQ-pad는 트랜스퍼 게이트 회로 FER-1을 통해 용량 C11에 접속된다. 이 결과, 노드 DQ-pad의 용량은 상기 노드 DQ-pad에 원래 기생하고 있는 용량 C10과, 상기 용량 C11과의 합 (C10+C11)이 된다.
<×16 비트 구성시>
×16 비트시, ×4 비트 전환 패드, 및 ×8 비트 전환 패드 중 어느 쪽에도 본딩하지 않는다. 이에 따라, 인버터 회로 INV1의 출력×4e, 인버터 회로 INV2의 출력×8e는 모두 "LOW" 레벨이 되고, 제1 실시 형태에 따른 반도체 메모리는 비트 구성 전환 제어 회로를 통해 ×16 비트로 설정된다.
이와 같이, ×16 비트시, 출력×4e, ×8e은 모두 "LOW" 레벨이 된다. 이에 따라, OR 회로 OR-1의 출력 CADD는 "LOW" 레벨이 되고, 트랜스퍼 게이트 회로 FER-1은 "오프 상태"가 된다. 이 결과, 노드 DQ-pad의 용량은 상기 노드 DQ-pad에 원래 기생하고 있는 용량 C10으로만 된다.
여기서, 상기 용량 C11은 도 15를 참조하여 설명한 핀간 기생 용량 C1과 동일한 값, 혹은 거의 동등한 값으로 설정되는 것이 바람직하다. 이에 따라, 종래 비트 구성에 따른 핀 용량의 변동을 억제할 수 있다.
예를 들면, 핀간 기생 용량 C1은 현재의 제품으로는 대체로 0.5㎊ 정도이다. 따라서, 상기 용량 C11은 이 값과 동일한 값, 혹은 거의 동등하게 설정된다. 이정도의 용량값이면, 반도체 집적 회로 칩 내에 형성하는 것이 충분히 가능하다.
이와 같이, 본 제1 실시 형태에 따른 반도체 메모리에서는, 핀 용량 조정 회로를 포함함으로써, 비트 구성에 따른 핀 용량의 변동을 억제할 수 있다.
또한, 상기 핀 용량 조정 회로는 비트 구성 전환 신호 ×4e, ×8e의 전위에 따라 핀 용량을 조정하고 싶은 특정한 핀에 대하여, 그 핀 용량을 조정하기 위한 전기적 신호 CADD를 출력한다. 이 때문에, 핀 용량의 조정을 배선의 변경 등을 동반하지 않고 행할 수 있으며, 비트 구성에 따라 반도체 칩 내에서 감소하는 핀간 기생 용량을 보충하기 위해, 다른 용량을 추가하기 위한 전용의 배선 마스크를 준비할 필요도 없다.
따라서, 복수의 비트 구성을 동일 반도체 칩에 설계하는 것을 용이하게 할 수 있다.
(제2 실시 형태)
도 2는 본 발명의 제2 실시 형태에 따른 반도체 메모리를 나타내는 회로도이다.
도 2에 도시된 바와 같이, 제2 실시 형태가 제1 실시 형태와 다른 점은 비트 구성 전환 신호 ×4e, ×8e의 발생 방법이다.
제1 실시 형태에서는 비트 구성 전환 신호 ×4e, ×8e를 각각, ×4 비트/×8 비트 전환 비트를 접지 핀 VSS에 본딩할지의 여부에 따라 발생시켰다.
이에 대해, 제2 실시 형태에서는, 비트 구성 전환 신호 ×4e, ×8e를 각각, ×4 비트/×8 비트 전환 퓨즈 FUSE×4, FUSE×8을 브레이크(break)할지의 여부에따라 발생시킨다.
이어서, 그 동작을 설명한다.
<×4/×8 비트시>
×4 비트시, 반도체 칩 제조 공정이 종료한 단계에서, ×4 비트 전환 퓨즈를 블로우(blow)한다. 이에 따라, 인버터 회로 INV1의 입력 단자에는 노멀리 온형의 PMOS 트랜지스터 Pch-1을 통해 고전위 VDD("HIGH" 레벨)가 입력되고, 인버터 회로 INV1의 출력은 "Low" 레벨이 된다. 본 예에 따른 퓨즈 블로우 방식에서 제1 실시 형태에 나타낸 본딩 방식과 논리가 반전된다. 이 때문에, 인버터 INV10, INV20이 각각 추가되어 있다. 인버터 회로 INV10은 "LOW" 레벨의 입력을 받고, "HIGH" 레벨의 출력×4e를 출력한다. 이에 따라, 제2 실시 형태에 따른 반도체 메모리는 제1 실시 형태에 따른 반도체 메모리와 마찬가지로, 비트 구성 전환 제어 회로를 통해 ×4 비트로 설정된다.
마찬가지로, ×8 비트시, 반도체 칩 제조 공정이 종료한 단계에서 ×8 비트 전환 퓨즈를 블로우한다. 이에 따라, 인버터 회로 INV2의 입력 단자에는 노멀리 온형의 PMOS 트랜지스터 Pch-2를 통해 고전위 VDD("HIGH" 레벨)가 입력되고, 인버터 회로 INV2의 출력은 "LOW" 레벨이 된다. 인버터 회로 INV20은 "LOW" 레벨의 입력을 받고, "HIGH" 레벨의 출력×8e를 출력한다. 이에 따라, 제2 실시 형태에 따른 반도체 메모리는 비트 구성 전환 제어 회로를 통해 ×8 비트로 설정된다.
이와 같이, 제2 실시 형태에 따른 반도체 메모리에서도, ×4/×8 비트시, 출력×4e, ×8e 중 어느 하나가 "HIGH" 레벨이 된다. 이에 따라, OR 회로 OR-1의 출력 CADD는 "HIGH" 레벨이 되고, 트랜스퍼 게이트 회로 FER-1은 "온 상태"가 되어, 노드 DQ-pad는 트랜스퍼 게이트 회로 FER-1을 통해 용량 C11에 접속된다. 이 결과, 노드 DQ-pad의 용량은 상기 노드 DQ-pad에 원래 기생하고 있는 용량 C10과, 상기 용량 C11과의 합 (C10+C11)이 된다.
<×16 비트 구성시>
×16 비트시, ×4 비트 전환 퓨즈 FUSE×4, 및 ×8 비트 전환 퓨즈 FUSE×8를 모두 블로우하지 않는다. 이에 따라, 인버터 회로 INV10의 출력×4e, 인버터 회로 INV20의 출력×8e는 모두 "LOW" 레벨이 되고, 제2 실시 형태에 따른 반도체 메모리는 비트 구성 전환 제어 회로를 통해 ×16 비트로 설정된다.
이와 같이, ×16 비트시에는 출력×4e, ×8e 모두 "LOW" 레벨이 된다. 이에 따라, OR 회로 OR-1의 출력 CADD는 "LOW" 레벨이 되고, 트랜스퍼 게이트 회로 FER-1은 "오프 상태"가 된다. 이 결과, 노드 DQ-pad의 용량은 상기 노드 DQ-pad에 원래 기생하고 있는 용량 C10으로만 된다.
이와 같이, 제2 실시 형태에서도 제1 실시 형태와 동일한 동작을 행하므로, 제1 실시 형태와 동일한 효과를 얻을 수 있다.
(제3 실시 형태)
제1, 제2 실시 형태에서는 비트 구성 전환 신호×4e, ×8e를 사용하여, 핀 용량 조정 회로를 제어했었지만, 핀 용량 조정 회로는 독립하여 제어하는 것도 가능하다. 그와 같은 일례를 이 제3 실시 형태로서 설명한다.
도 3은, 본 발명의 제3 실시 형태에 따른 반도체 메모리를 나타내는 회로도이다.
도 3에 도시된 바와 같이 제3 실시 형태가 제1, 제2 실시 형태와 다른 점은 핀 용량 조정 회로의 트랜스퍼 게이트 회로를 퓨즈 소자 FUSE-c로 치환하는 것에 있다.
퓨즈 소자 FUSE-c는 예를 들면 ×16 비트 시에 블로우된다. 이에 따라, 용량 C11은 ×16 비트시, 제1, 제2 실시 형태와 마찬가지로, 노드 DQ-pad로부터 분리되며, 노드 DQ-pad의 용량은 노드 DQ-pad에 원래 기생하고 있는 용량 C10으로만 된다.
또한, 퓨즈 소자 FUSE-c는, 예를 들면 ×4/×8 비트시에는 블로우되지 않는다. 이에 따라, 용량 C11은 ×4/×8 비트시 제1, 제2 실시 형태와 마찬가지로, 노드 DQ-pad에 접속되고, 노드 DQ-pad의 용량은 노드 DQ-pad에 원래 기생하고 있는 용량 C10과 용량 C11의 합 (C10+ C11)이 된다.
이러한 제3 실시 형태에서도 제1, 제2 실시 형태와 마찬가지로, 어떤 특정한 핀의 용량을 비트 구성에 따라 조정할 수 있다. 따라서, 제1, 제2 실시 형태와 동일한 효과를 얻을 수 있다.
(제4 실시 형태)
본 제4 실시 형태는 용량 C11의 형성 예에 관한 것이다.
도 4의 (a)∼도 4의 (c)는 각각 용량(11)의 예를 나타내는 도면이다.
용량 C11에 대해서는 도 4의 (a)에 도시된 바와 같이 PN 접합 용량으로 형성되어도 좋고, 도 4의 (b)에 도시된 바와 같이 배선층(1)과 배선층(2) 사이의 배선간 용량으로 형성되어도 상관없다.
또한, 도 4의 (c)에 도시된 바와 같이, 예를 들면 NMOS 트랜지스터 Nch-c의 게이트 용량으로 형성되어도 좋다.
이와 같이, 용량 C11에 대해서는 여러 용량을 사용할 수 있다.
(제5 실시 형태)
본 제5 실시 형태는 용량 C11의 레이아웃 예에 관한 것이다.
도 5는 용량 C11의 제1 레이아웃 예를 나타내는 평면도이다.
도 5에 도시된 바와 같이 반도체 메모리칩(10)은 기본적으로 적어도 메모리 코어 영역(11), I/O 영역(12), 및 패드 영역(13)의 3개의 영역을 포함한다.
메모리 코어 영역(11)에는 메모리 셀이 행렬형으로 집적된 메모리 셀 어레이, 로우/컬럼 디코더, 감지 증폭기, 및 커맨드 디코더 등이 배치되어 있다.
로우/컬럼 디코더는 로우/컬럼 어드레스를 디코드하고, 상기 메모리 셀 어레이의 어드레스를 선택한다.
감지 증폭기는 상기 메모리 셀로부터 출력된 리드 데이터를 증폭시키거나, 혹은 외부로부터 입력된 라이트 데이터를 증폭시킨다.
커맨드 디코더는 커맨드 신호를 디코드하고, 메모리의 동작을 제어하는 내부 제어 신호를 출력한다.
또한, I/O 영역(12)에는 데이터 출력 회로, 데이터 입력 회로, 어드레스 리시버 회로, 및 커맨드 리시버 회로 등이 배치된다.
데이터 출력 회로는 메모리 코어 영역(11)으로부터 출력된 리드 데이터를 증폭시키고, 패드에 대하여 출력한다. 또한, 동기형 반도체 메모리인 경우에는 리드 데이터를 증폭시킴과 함께, 클럭 신호에 동기시켜 패드에 대하여 출력한다.
데이터 입력 회로는 외부로부터 입력된 라이트 데이터를 패드를 통해 수신하고, 수신한 라이트 데이터를 증폭시켜 메모리 코어 영역(11)에 대하여 출력한다. 또한, 동기형 반도체 메모리인 경우에는 라이트 데이터를 증폭시킴과 함께, 클럭 신호에 동기시켜, 메모리 코어 영역(11)에 대하여 출력한다.
어드레스 리시버 회로는 외부로부터 입력된 로우/컬럼 어드레스를 패드를 통해 수신하고, 수신한 로우/컬럼 어드레스를 증폭시켜 메모리 코어 영역(11)에 대하여 출력한다. 또한, 동기형 반도체 메모리인 경우에는, 로우/컬럼 어드레스를 증폭시킴과 함께, 클럭 신호에 동기시켜 메모리 셀 코어 영역(11)에 대하여 출력한다.
커맨드 리시버 회로는, 외부로부터 입력된 커맨드 신호를 패드를 통해 수신하고, 수신한 커맨드 신호를 증폭시켜 메모리 코어 영역(11)에 대하여 출력한다. 커맨드 신호는, 예를 들면 기록 인에이블 신호/WE, 컬럼 어드레스 스트로브 신호/CAS, 로우 어드레스 스트로브 신호/RAS, 칩 셀렉트 신호/CS 등이다. 또한, 동기형 반도체 메모리인 경우에는 커맨드 신호를 증폭시킴과 함께, 클럭 신호에 동기시켜, 메모리 셀 코어 영역(11)에 대하여 출력한다.
핀 용량 조정 회로에 포함되는 용량(11)은, 상기 적어도 3개의 영역(11, 12, 13)을 포함한 반도체 메모리에서, 도 5에 도시된 바와 같이 I/O 영역(12)과 패드 영역(13) 사이에 배치할 수 있다.
도 6은 용량 C11의 제2 레이아웃 예를 나타내는 평면도이다.
제1 레이아웃 예에서는 용량(11)을 I/O 영역(12)과 패드 영역(13) 사이에 배치했지만, 예를 들면 도 6에 도시된 바와 같이 패드 영역(13) 내에 배치하는 것도 가능하다.
도 7은, 용량 C11의 제3 레이아웃 예를 나타내는 평면도이다.
제1 레이아웃 예에 있어서, 용량(11)은 패드(pad)와 I/O 영역(12)을 접속하는 배선(14)(배선(14)은, 예를 들면 도 1, 도 2, 도 3에 나타낸 노드 DQ-pad에 상당함) 사이에 배치되었지만, 예를 들면 도 7에 도시된 바와 같이 배선(14) 하에 배치하도록 해도 좋다.
도 8은 용량 C11의 제4 레이아웃 예를 나타내는 평면도이다.
제2 레이아웃 예에서, 용량(11)은 패드 사이에 배치되었지만, 예를 들면 도 8에 도시된 바와 같이 패드 하에 배치하도록 해도 좋다.
(제6 실시 형태)
도 9는 본 발명의 제6 실시 형태에 따른 핀 용량 조정 회로를 나타내는 회로도이다.
상기 실시 형태에서는 핀 용량 조정 회로에 포함되는 용량 C11을 하나로 했지만, C11은 두개, 혹은 도 9에 도시된 바와 같이 세개(C11-0∼C11-2), 혹은 네개 이상 설치하는 것도 가능하다.
이러한 제6 실시 형태는, 하나의 용량만으로는 핀간 기생 용량 C1과 거의 동등한 용량치를 얻는 것이 곤란한 경우에, 바람직하게 이용할 수 있다.
(제7 실시 형태)
도 10은 본 발명의 제7 실시 형태에 따른 핀 용량 조정 회로를 나타내는 회로도이다.
상기 실시 형태에서의 핀 용량 조정 회로는, 용량 C10에 대하여 용량 C11을 부가할지의 여부를 단 2단계의 조정으로 행했지만, 이것은 2단계이상 단계적으로 조정시키는 것도 가능하다.
도 10에 도시된 핀 용량 조정 회로는, 예를 들면 용량 C10에 대하여 용량 C11-0을 부가하고, 용량 C10에 대하여 용량 C11-0, 및 C11-1을 부가하고, 용량 C10 에 대하여 용량 C11-0, C11-1, 및 C11-2를 부가하는 4단계의 조정을 가능하게 하는 예이다.
도 10에 나타내는 핀 용량 조정 회로는 용량 조정 신호 CADD0∼CADD2에 따라, 예를 들면 트랜스퍼 게이트 회로 FER-0∼FER-2 중 전부를 온, 하나만 오프, 두개 오프, 전부 오프인 네개의 상태를 취할 수 있다. 이에 따라, 4단계의 조정이 가능해진다.
이러한 2단계 이상의 단계적인 조정이 가능한 핀 용량 조정 회로는, 예를 들면 어느 특정한 외부 핀에 있어서, 비트 구성에 따라 이것에 인접하는 두개의 외부 핀의 한 쪽만 플로팅 상태가 되고, 쌍방 모두 플로팅 상태가 되고, 쌍방 모두 플로팅 상태가 되지 않는다는 3개의 상태를 취하는 반도체 메모리에 대하여, 바람직하게 이용할 수 있다.
또한, 도 14, 도 15에 도시된 TSOP(II) 패키지에서는, 어느 특정한 외부 핀에 있어서, 이것에 인접하는 외부 핀은 두개밖에 없다. 이 경우에는 적어도 3단계 이하의 조정이 가능하면 된다.
그러나, 예를 들면 CSP 패키지에서는 도 11의 (a)에 도시된 바와 같이, 외부 핀이 칩의 표면에 이차원적으로 배치된다. 이러한 패키지의 경우, 도 11의 (b)에 도시된 바와 같이, 어떤 특정한 외부 핀에 있어서, 이것에 인접하는 외부 핀은, 예를 들면 8개 존재하게 된다. 어떠한 경우에는 적어도 9단계 이하의 조정이 필요하다.
따라서, 2단계 이상의 단계적인 조정이 가능해지는 핀 용량 조정 회로는 도 11의 (a), 도 11의 (b)에 도시된 바와 같은 CSP 패키지가 이용된 경우에, 특히 유효하게 적용할 수 있다.
이상, 본 발명을 제1∼제7 실시 형태에 의해 설명했지만, 본 발명은 이들 실시 형태 각각에 한정되는 것은 아니고, 그 실시에서는 발명의 요지를 일탈하지 않은 범위에서 다양하게 변형하는 것이 가능하다.
예를 들면, 상기 실시 형태에서는 용량이 조정되는 외부 핀을 데이터 핀으로 했지만, 이것은 어드레스 핀, 커맨드 핀, 또한 클럭 핀이라도 좋다.
또한, 상기 각 실시 형태는 단독으로, 또는 적절하게 조합하여 실시하는 것도 물론 가능하다.
또한, 상기 각 실시 형태에는 여러 단계의 발명이 포함되며, 각 실시 형태에서 개시한 복수의 구성 요건이 적절한 조합에 의해 여러가지의 단계의 발명을 추출하는 것도 가능하다.
이상 설명한 바와 같이, 본 발명에 따르면, 비트 구성에 따른 핀 용량의 변동을 억제하면서, 복수의 비트 구성을 동일한 반도체 칩에 설계하는 것을 용이하게 하는 반도체 집적 회로 장치를 제공할 수 있다.

Claims (12)

  1. 반도체 칩과,
    상기 반도체 칩 내에 설치되고 외부 핀에 전기적으로 접속되는 배선과,
    상기 배선에 접속되어, 상기 배선의 용량을 가변적으로 조정하는 핀 용량 조정 회로
    를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서,
    상기 핀 용량 조정 회로는, 비트 구성 전환 신호에 따라 상기 배선의 용량을 가변적으로 조정하는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제2항에 있어서,
    상기 핀 용량 조정 회로는 용량과 트랜스퍼 게이트 회로 - 상기 트랜스퍼 게이트 회로는 상기 용량과 상기 배선 사이에 설치됨 - 를 포함하며,
    상기 트랜스퍼 게이트 회로는 상기 비트 구성 전환 신호에 따라 상기 용량을 상기 배선에 접속하는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제1항에 있어서,
    상기 핀 용량 조정 회로는, 용량과 퓨즈 소자 - 상기 퓨즈 소자는 상기 용량과 상기 배선 사이에 설치됨 - 를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제2항에 있어서,
    상기 용량의 용량치는 상기 외부 핀과 다른 외부 핀 사이에 기생하는 핀간 기생 용량의 값과 거의 같은 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제3항에 있어서,
    상기 용량의 용량치는 상기 외부 핀과 다른 외부 핀 사이에 기생하는 핀간 기생 용량의 값과 거의 같은 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제4항에 있어서,
    상기 용량의 용량치는 상기 외부 핀과 다른 외부 핀 사이에 기생하는 핀간 기생 용량의 값과 거의 같은 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 용량은, 상기 반도체 칩 상에 설치되고 패드(pad)가 배치되는 패드 영역 내에 배치되는 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 용량은, 상기 반도체 칩 내에 설치되고 패드에 접속되는 회로가 배치되는 I/O 영역 내에 배치되는 것을 특징으로 하는 반도체 집적 회로 장치.
  10. 제8항에 있어서,
    상기 핀 용량 조정 회로는 상기 배선의 용량을 단계적으로 조정하는 것을 특징으로 하는 반도체 집적 회로 장치.
  11. 제9항에 있어서,
    상기 핀 용량 조정 회로는 상기 배선의 용량을 단계적으로 조정하는 것을 특징으로 하는 반도체 집적 회로 장치.
  12. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 핀 용량 조정 회로는 상기 배선의 용량을 단계적으로 조정하는 것을 특징으로 하는 반도체 집적 회로 장치.
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