TW525189B - Semiconductor integrated circuit device - Google Patents

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TW525189B
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capacitor
pin
circuit
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TW090123002A
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Keiji Maruyama
Shigeo Ohshima
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Toshiba Corp
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Description

525189 A7 B7 五、發明説明（1 ) [發明之詳細説明] [發明之技術領域] 本發明係關於半導體積體電路裝置，特別在寄生於外部 接腳間，接腳間之寄生電容之調整。 [先前技藝] 半導體記憶體係配合使用者系統，而有各種位元組成之 要求，譬如於256M DDR SDRAM (動態隨機存取記憶體） 中，具64M X 4位元、32M X 8位元、16M X 16位元等等 之組合。 在此情況下各別設計各種位元組成之半導體記憶體係非 效率的，特別於開發時間，開發資源，開發經費及生產效 能等等之因素上。 爲解決這樣之問題，於現在之半導體記憶體中，如圖12 所示，搭載切換位元組成之切換電路，半導體記憶體之製 造步驟完成後，由驅動切換電路，於同一半導體晶片内， 而能對應複數之位元組成。 圖12所示之半導體記憶體係，預設値被設定爲X 16位 元組成，欲將其切換至X 4位元組成時，於封裝組合步驟 階段，連結X 4位元組成切換墊，於接地端接腳VSS。藉 此方法，反相器電路INV1之輸出X 4e係成爲"高”水準， 透過位元組成切換控制電路，設定轉換爲X 4位元構成。 若欲將切換至X 8位元組成時，與X 4位元組成切換之 情況一樣，連結X 8位元組成切換螯於接地端接腳VSS， 藉此方法，反相器電路INV2之輸出X 8e係成爲”高”水 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 525189 A7 B7 五、發明説明（2 ) 準，設定轉換爲X 8位元組成。 並於X 4位元組成切換墊、及X 8位元組成切換墊皆無 銲接情況下（預設値），墊之節點，由常導通狀態型之 PMOS (P型絕緣閘極的場效）電晶體Pch-1 、Pch-2，而引 至成爲”高”水準。該結果，反相器電路INV1、INV2之輸 X 4e、X 8e，皆成爲”低”水準，無法切換成X 4/ X 8位元 組成，而以X 16位元組成之半導體記憶體動作。 [發明所欲解決之課題] 半導體記憶體中係，具接腳電容特性，係從各式各種半 導體之供應商，相互統一各供給記憶體之特性之規格之 —— 〇 接腳電容特性係如下，被各別設定上限値及下限値，並 必須設定於該上限値及下限値之範圍。
Input Pin Capacitance (輸入接腳之電容）：下限値 2.5pF、上限値 3.5pF。
Clock Pin Capacitance (時鐘脈衝接腳之電容）··下限値 2.5pF、上限値 3.5pF。 I/O Pin Capacitance (輸入/輸出接腳之電容）：下限値 4.0pF、上限値 5.0pF。 圖 13 表示 JEDEC (Joint Electron Devices Engineering Council) 標準之 256M DDR SDRAM 之 TSOP(II)組件之 x 4/ x 8/ x 16 位元組成之接腳配置圖。 如圖13所示，X 4/ X 8/ X 16位元組成中，接腳數皆爲66 接腳。將X 4/ X 8位元組成，與X 16位元組成比對後，過 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 525189 A7 B7 五、發明説明（3 ) 剩之DQ接腳係未被連接於半導體晶片，被視爲NC接腳 (未連接之接腳），使用者係，多以電氣式未接地之狀態下 使用上述之NC接腳。 但作以構成接腳電容成分之一，如圖14及圖15所示，係 具有寄生於接腳與接腳間之接腳間寄生電容。圖15係爲 沿圖14A-A’線之斷面，其表示X 4/X 8/X 16位元組成時之 接腳第3〜第6之部份。 以下，將説明有關接腳間之寄生電容，並舉例，圖14 及15中所示之接腳第5 (DQO、DQ1)之寄生電容。 於X 4/ X 8位元組成時，接腳第5之寄生電容係因，鄰 邊之接腳第4爲電漂浮（NC接腳），以致偵測不到第5接 腳與第4接腳之間之寄生電容C1，因此，於X 4/X 8組成 時，接腳第5之寄生電容係僅有該接腳第5與接腳第6之 間之接腳寄生電容C0。 但於X 16位元組成時，因接腳第4並非爲NC接腳，接 腳第5之寄生電容係爲上述之接腳間寄生電容C1與上述 之接腳間寄生電容C0之和（Cl + C0)。 如此，先前之半導體記憶體中，某特定之接腳之寄生電 容係變動於X 4/ X 8位元組成時、或X 16位元組成。 半導體晶片内之電路係爲共同，半導體晶片内之電容係 各相等於X 4/ X 8/ X 16位元組成時。儘管如此，於先前之 半導體記憶體中，因接腳間之寄生電容係配合位元組成而 有所變動，其接腳電容特性變動於例如X 4/ X 8位元組成 與X 16位元組成時，而阻礙於同一半導體晶片内，執行 -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 525189 A7 B7 五、發明説明（4 ) 複數之位元組成。 於各個X 4/ X 8/ X 16位元組成中，將接腳電容特性控制 於規格之範圍若有困難時，因半導體晶片内須配合位元組 成，以補充減少之接腳間寄生電容，故有必要追加其它電 容，並必須準備專用之線路遮罩，因此於同一半導體晶片 内，設計複數之位元組成係爲困難。 本發明之目的係鑑於上述之狀況，提供抑制配合位元組 成之接腳電容之變動，並於同一半導體晶片内容易設計複 數位元組成之半導體積體電路。 [解決課題之手段] 爲達成上述之目的，於本發明之半導體積體電路裝置中 係，包含半導體晶片、設置於半導體晶片内，以電氣式連 接於外部接腳之線路、及連接於前述之線路，並可變的調 整該線路電容之接腳電容調整電路。 [發明之實施形態] 於本發明之半導體積電路中係，包含調整接腳電容之調 整電路。該調整電路係於半導體晶片製造步驟完成後，被 連接於半導體晶片外部之半導體晶片之節點，配合位元組 成調整其電容。 以下，將參照圖面説明本發明之實施形態，，本説明過 程中涉及全部之圖，於共同部份，附上共同之參考符號。 (第1實施形態） 圖1係表示有關本發明之1實施形態之半導體記憶體之 電路圖。再者，圖1中假定圖1 3之接腳第5 ，作爲被調 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 525189 A7 B7 五、發明説明（5 ) 整電容之接腳。 如圖1所不’接聊電容調整電路係包含’各別被輸入 x4位元、或X8位元切換電路之輸出x4e、x8e之OR (或閘）電路OR-1 、被輸入OR電路0R-1之輸出CADD之 NMOS (N型絕緣閘極的場效）電晶體Nch-Ι 、及輸出 CADD因反相器電路INV3而被轉至之bCADD被輸入於 PMOS電晶體Pch-3所組成之CMOS (增強型絕緣閘極的場 效）型轉移閘電路FER-1 。該轉移閘電路之一端被連接 於，對應接腳第5之DQ接腳之墊之節點DQ-pad，另一端 連接電容C11之一端電極N1，而電容C11之另一端則如分 配給接地電位VSS。 以下將説明其動作。 <x4/x8位元時〉 X 4位元時，於封裝組合步驟階段，X 4位元切換墊係 被結合於接地接腳VSS，藉此方法，反相器電路INV1之 輸出X 4e將成爲"高”水準，於第1實施形態之半導體記 憶體中，透過位元組成切換電路，而被設定爲X 4位元。 同樣的，X 8位元時，於封裝組合步驟之階段，X 8位 元切換墊係被結合於接地接腳VSS，藉此方法，反相器電 路INV2之輸出X 8e將成爲”高π水準，於第1實施形態之 半導體記憶體中，透過位元組成切換電路，而被設定爲X 8位元。 同如這樣X 4/ X 8位元時，輸出X 4e、X 8e之不管那一 個將有一個成爲”高”水準。因此，0 R電路0R-1之輸出 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 525189 A7 B7 五、發明説明（6 ) CADD係成爲”高”水準，轉移閘電路FER-1係成爲”開路狀 態"，節點DQ-pad係，透過轉移閘電路FER-1 ，而被連接 於電容C11。該結果，節點DQ-pad之電容係，原本寄生 於該節點DQ_pad之電容CIO與上述之電容C11之和（CIO + C11) 〇 (X 16位元構成時） X 16位元組成時，X 4位元組成切換塾、及X 8位元組 成切換墊，皆無接合。因此，於第1實施形態之半導體記 憶體中，反相器電路INV1之輸出x4e、反相器電路INV2 之輸出入X 8e皆成爲"低"水準，透過位元組成切換控制 電路，而被設定爲X 1 6位元。 如同這樣，X 16位元時，輸出X 4e、X 8e皆成爲”低 水準。因此，OR電路OR-1之輸出CADD成爲”低”水準， 轉移閘電路FER-1係成爲”閉路狀態"。該結果，節點DQ-pad之電容係唯有原本寄生於該節點DQ-pad之電容C10。 在此，上述之電容Cl 1之理想狀態爲，參照圖15所説明 過之接腳間寄生電容C1相等之數値或被設定爲大約相等 之數値，經由此設定，及可抑制先前，配合位元組成接腳 電容之變動。 例如接腳間寄生電容C1，現在之產品中約爲0.5pF左 右，依照此數値，上述之電容C11係設定與此數値相等之 數値，或大約相等。如有該程度之電容，則可充份的構成 於半導體積體電路晶片内。 如此，於本發明之第1實施形態之半導體記憶體中係具 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 525189 A7 B7 五、發明説明（7 ) 有接腳電容調整電路，而可抑制配合位元組成之接腳電容 之變動。 再者，上述之接腳電容調整電路係，配合位元組成切換 訊號X 4e、X 8e，對欲調整接腳電容之特定接腳電容， 輸入調整其接腳電容之電氣式之信號CADD，藉此，可以 執行接腳電容之調整，不必作線路之變更等等，也不必於 半導體晶片内，追加因隨位元組成，爲補充減少接腳間寄 生電容之，其它電容所準備之專用線路遮罩。 隨之，可容易的於同一半導體晶片内，設計複數之位元 組成。 (第2實施形態） 圖2係表示，本發明之第2實施形態之半導體記憶體之 電路圖。 如圖2所示，第2實施形態與第1實施形態之不同之地 方於，位元組成切換信號X 4e、X 8e之產生方法。 於第1實施形態中，係配合X 4位元/ X 8位元切換墊是 否結合於接地腳VSS，而各別使位元構成切換信號X 4e、 X 8e產生。 對此，於第2實施形態中係X 4位元/ X 8位元切換保險 絲FUSE X 4、FUSE X 8是否燒斷而各別使位元構成切換 信號X 4e、X 8e產生。 以下説明其動作。 <x4/x8位元時> X 4位元時，於半導體晶片製造步驟完成段階時，燒斷 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 525189 A7 B7 五、發明説明（8 ) X 4位元切換保險絲，藉此方法，反相器電路INV1之輸入 端子係通過導通狀態型之PMOS電晶體Pch-Ι ，輸入高電 位VDD (高水準），電晶體電路INV1之輸出係成”低”水 準，有關本例之保險絲燒斷方式，與第1實施形態表示之 接地方式，理論上相反，因此，各別增加反相器INV10、 INV20。反相器電路INV10係接收”低”水準之輸入，輸出 "高"水準之輸出X 4e ，因此，於第2實施形態半導體記 憶體係與，第1實施形態半導體記憶體，相同的，透過位 元構成切換控制電路，設定成爲X 4位元。 相同的X 8位元時，於半導體晶片製造步驟終了階段， 燒斷X 8位元切換保險絲，藉此方法，反相器電路INV2之 輸入端子係，通過常導通狀態型之PMOS電晶體Pch-2 ， 高電位VDD被輸入，電晶體電路INV2之輸出係成爲”低” 水準，電晶體電路INV20係，接收”低"水準之輸入，輸出 "高”水準之輸出X 8e ，因此，於第2實施形態之半導體 記憶體中係，透過位元組成切換控制電路，設定成爲X 8 位元。 如同這樣，即使在第2實施形態之半導體記憶體中， X 4/ X 8位元時，輸出X 4e、X 8e，不管何者，將有一個 係成爲”高”水準，因此，OR電路0R-1之輸出CADD係成 爲”高”水準，轉移閘電路FER-1係成爲”開路狀態”，節點 DQ-pad係，透過轉移閘電路FER-1，被連接於電容C11， 設結果，節點DQ-pad之電容係，原本寄生於該節點DQ-pad之電容C10與上述之電容C11之和（C10+C11)。 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 525189 A7 B7 五、發明説明（9 ) < X 16位元組成時> X 16位元時，皆不燒斷X 4位元切換保險絲FUSE X 4 、及X 8位元切換保險絲FISE X 8之任何一個，因此，反 相器電路INV10之輸出x4e，反相器電路INV20之輸出X 8e皆成爲”低”水準，於第2實施形態之半導體記憶體 中，透過位元成構成切換控制電路，設定成爲X16位元。 如此，於X 16位元時，輸出X 4e、X 8e皆成爲低”水 準，因此，OR電路0R-1之輸出CADD係成爲”低”水準， 轉移閘電路FER-1係成爲”閉路狀態”。結果，節點DQ· pad之電容係爲僅有原本寄生於該節點DQ-pad之電容 C10 〇 如此，由於即使在第2實施形態與第1實施形態，執行 相同之動作，所以可以得到與第1實施形態相同之效果。 (第3實施形態） 於第1、第2形態中，使用位元組成切換信號X 4e、X 8e ，控制接腳電容調整電路，接腳電容調整電路係亦可 作獨立控制。以本第3實施形態舉例説明。 圖3係表示，本發明之第3實施形態之半導體記憶體之 電路圖。 如圖3所示第3實施形態係與第1 、第2實施形態不同 之地方在於，將接腳電容調整電路之轉移閘電路換至成保 險絲元件FUSE-c。 保險絲元件FUSE-c係，如X 16位元時被燒斷，因此， 電容Cl 1係於X 16位元時，與第1 ，第2實施形態同樣 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 525189 A7 B7 五、發明説明（1G ) 的，從節點DQ-pad被分離，DQ-pad之電容係爲僅有原本 寄生於節點DQ-pad之電容CIO。 再者，保險絲元件FUSE-c係例如於X 4/ X 8位元時，沒 有被燒斷。因此，電量Cl 1係於X 4/ X 8位元時，與第 1，第2實施形態，同樣的，被連接於節點DQ-pad，節點 DQ-pad之電容係爲原本寄生於節點DQ-pad之電容C10與 電容 C11 之和（C10+C11)。 即使於第3實施形態，與第1 、第2實施形態同樣的， 可以配合位元組成，而調整某特定之接腳電容，所以可以 得到與第1，第2實施形態之相同效果。 (第4實施形態） 本發明之第4實施形態係有關電容Cl 1之構成例。 圖4 A〜圖4C係各表示電容11之例圖。 關於電容Cl 1係如圖4A所示，即可被構成於PN接合電 容，如圖4B所示，也可被構成於線路層1與線路層2之 間之線路間電容。 再者，如圖4C所示，也可構成於如NMOS電晶體Nch-c 之閘電容。 如此，關於電容C11係可以使用各式各樣之電容。 (第5實施形態） 本發明第5實施形態係有關電容Cl 1之配置例。 圖5係表示，電容Cl 1之第1配置例之平面圖。 如圖5所示，半導體晶片10，基本上至少包括記憶體 核心區域、I/O (輸入/輸出）區域12、及墊區域13之3個 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 裝 訂
k 525189 五、發明説明（11 區域。 於記憶體核心區域i 1佴祜 .、 置兄憶格陣列，由陣列狀 的被集聚之記憶格、列/行 碼等等。 喝出放大斋、及指令解 列/行解碼係譯解列/行位 .L k擇上述之記憶格陣列之 讀出放大器係擴大從上述 尤格中被輸出之先頭資 料，並擴大從外部被輸入之陣列資料。 指令解碼係譯解指令信號，輸 疋w出控制圮憶體之動作之内 部控制信號。
再者，於U0區域12 #，斯g、欠M A 、 巧12係’配置㈣輸出電路、資料輸入 电路、位址接收電路、及指令接收電路等等。 資料輸出電路係，擴大從記憶體核心區M U中，被輸 出之先頭資料，對塾輸出，並於同步半導體記憶體中，擴 大先頭資料之同時，使其與時鐘脈衝信號同步，對执輸 出。 上β 資料輸入電路係通過墊，接受從外部被輸入之陣列資 料，並擴大接收到之陣列資料，對記憶體核心區域“輸 出，並於同步型半導體記憶體中，擴大陣列資料之同時， 使其與時鐘脈衝信號同步，對記憶體核心區域丨丨輪出。 位址接收電路係通過墊，接收從外部被輪 干則八 < 列/行位 址’並擴大接收到之列/行位址，對記憶體核 似u E域11輸 出，並於同步型半導體記憶體中擴大列/行位址之同時 使其與時鐘脈衝信號同步，對記憶格核心區域i丨輪出 14- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 525189 A7 B7 五、發明説明（12 ) 指令接收電路係通過墊，接收從外部輸入之指令信號， 並擴大接收到之指令信號，對記憶體核心區域11輸出。 指令信號係如寫入可能信號/ WE (Write Enable)、行位址選 通信號/ C AS (Column Address Strobe)、列位址選通信號/ RAS (Row Address Strobe)、晶片選擇信號 / CS (Chip Select)等等， 並於同步型半導體記憶體中，擴大指令信號之同時，使其 與時鐘脈衝信號同步，對記憶格核心區域11輸出。 接腳電容調整電路中之電容11係於，至少包含3個區 域之11、12、13於半導體記憶體，如圖5所示，可配置 於I/O區域12、與墊區域13之間。 圖6係表示電容Cl 1之第2配置例之平面圖。 於第1配置例中，配置電容11，於I/O區域12、與墊區 域13之間，如圖6所示，也可配置於蟄區域13之内。 圖7係表示電容Cl 1之第3配置例之平面圖。 於第1配置例中，電量1 1係被配置於連接墊與I/O區域 12之線路14間（線路14係相當於如圖1、圖2、圖3所示 之節點DQ-pad)，如圖7所示也可以配置於線路1 4之下 方。 圖8係表示電容Cl 1之第4配置例之平面圖。 於第2配置例中，電容11係被配置於墊pad之間，如圖 8所示，也可配置蟄pad之下方。 (第6實施形態） 圖9係表示，本發明第6實施形態之接腳電容調整電路 之電路圖。 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 525189 A7 B7 五、發明説明（13 ) 於上述之實施型態，接腳電容調整電路中之電容C11係 以一個爲基準，但Cl 1係可設置二個、或如圖9所示三個 (C11-0〜C11-2)、或四個以上。 如此，第6實施形態係於僅一個電容難以取得和接腳間 寄生電容C1約相等之電容値時，較可適用。 (第7實施形態） 圖10係表示本發明之第7實施形態之接腳電容調整電 路之電路圖。 於上述之實施形態中，接腳電容調整電路係對電容C10 執行是否增加電容C11之二階段調整，不僅如此，也可做 二階段以上之階段性調整。 於圖10中被表示之接腳電容調整電路係，可如對電容 C10，增加電C11-0、對電容CIO，增加電容C11-0 、及 C11-1 ，對電容 C10，增加電容 C11-0、C11-1 、及 C11-2 之所謂四階段之調整例。 圖10所示之接腳電容調整電路係配合電容調整信號 CADDO〜CADD2 ，可以取得如於轉移閘電路FER-0〜FER-2 中，全部開路、唯有一個斷路、二個斷路、全部斷路之四 種狀態，因此可成爲四階段之調整。 如此，可作二階段以上之階段調整之接腳電容調整電路 係較可適用於如對某特定之外部接腳，根據位元組成，於 相鄰之2個外部接腳，唯有一端未接地、雙方皆未接地、 雙方皆接地之所謂3種狀態之半導體記憶體。 再者，如圖14、15所示之於TSOP(II)組件中，於某特 -16- 本紙張尺度適用中國國家標準(CMS) A4規格(210 X 297公釐）
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k 525189 A7 B7 五、發明説明（14 ) 定之外部接腳，對於其相鄰接腳唯有2個時，在此狀況 下，如有三階段以下之調整即可。 但，例如於CSP (Chip Scale Package)組件，如圖11A所 示，外部接腳係被配置於晶片之表面二維空間，在此組件 之情況下，如圖11B所示，於某特定之外部接腳，對於其 相鄰之外部接腳係有8個存在，在此狀況下，至少須九階 段以下之調整。 隨之，可以於二之階段以上階段調整之接腳電容調整電 路係，特別能有效應用於如圖11A、圖11B所示之CSP組 件。 以上，依據第1〜第7實施形態，説明本發明，但本發 明，並非各別被限定於這些實施形態，含蓋實施中，無脱 離發明要點之範圍，皆可作各種應用。 如於上述之實施形態中，被調整電容外部之接腳，係以 資料接腳爲基準，其即可爲位址接腳、指令接腳、及時鐘 脈衝接腳。 再者，上述之各實施形態係當然可單獨，或適宜組合實 施0 再者，於上述之各實施形態中，包含各種階段之發明， 各實施形態，由適當組合揭示之複數之組成要件，而可提 取各階段之發明。 [發明之效果] 如以上之説明，由本發明，可提供抑制配合位元組成之 接腳電容之變動，並於同一半導體晶片内，容易設計複數 -17- 本紙張尺度適用申國國家標準(CNS) A4規格(210 X 297公釐) 525189 A7 _ B7 五發明説明（15" ~ 之位元組成之半導體積體電路裝置。 [圖式之簡要説明] 係表示有關本發明之第1實施形態之半導體記憶體之電 [圖1 ]圖1係表示有關本發明之第i實施形態之半導 體記憶體之電路圖。 [圖2 ]圖2係表示有關本發明之第2實施形態之半導 體記憶體之電路圖。 [圖3]圖3係表示有關本發明之第3實施形態之半導 體記憶體之電路圖。 [圖4]圖4A、圖4B、圖4C，係各別表示電容ch之 例之圖。 [圖5]圖5係表tjt電容C11之第1配置例之平面圖。 [圖6】圖6係表示容電Cl 1之第2配置例之平面圖。 [圖7]圖7係表示容電C11之第3配置例之平面圖。 [圖8 ]圖8保表示容電Cl 1之第4配置例之平面圖。 [圖9 ]圖9係表示有關本發明之第6項實施形態之接 腳電容調整電路之電路圖。 [圖10 ]圖10係表示有關本發明之第7項實施形態之接 腳電容調整電路之電路圖。 [圖11 ]圖11A係，被配置之外部接腳於2維空間之半 導體組件之斜視圖。圖11B係，被配置之外部接腳於2維 空間之半導體組件之平面圖。 [圖12 ]圖12係表示，先前之半導體記憶體之電路圖。 -18- 本紙張尺度適用中國國家標準(CNS> A4規格(210 X 297公釐) 525189 A7 B7 五、發明説明（16 ) [圖13 ]圖13係表示256M DDR SDRAM之接腳配置之接腳配置圖。 [圖14 ]圖14係表示典型之半導體記憶體組件之斷面之 斷面圖。 [圖15]圖15係表示接腳間寄生電容之圖。 INV1、INV2、INV10、INV20.........反相器電路。 0R-1.........OR 電路。 FER-1.........CMOS型轉移閘電路。 CIO、Cll、C11-0〜C11-2......電容。 FUSE X 4......X 4位元切換保險絲。 FUSE X 8...... X8位元切換保險絲。 FUSE-c.........保險絲元件。 10......半導體晶片。 11……記憶體核心區域。 12……I/O (輸入/輸出）區域。 13 ......墊區域。 14 ......線路。
裝 訂 1 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

  1. 525189 A8 B8 C8 D8 六、申請專利範圍 1. 一種半導體積體電路裝置，其特徵爲具有半導體晶 片；設置於前述之半導體晶片内，以電氣式連接於外 部接腳之線路；及連接於前述之線路，可變的調整該 線路之電容之接腳電容調整電路。 2. 如申請專利範圍第1項之半導體積體電路裝置，其中 接腳電容調整電路係，配合位元組成切換信號，可變 的調整線路之電容。 3. 如申請專利範圍第2項之半導體積體電路裝置，其中 接腳電容調整電路係包含電容、及被設置於電容與線 路之間之轉移閘電路，該轉移閘電路係配合該位元切 換信號，連接該電容於該線路。 4. 如申請專利範圍第1項之半導體積體電路裝置，其中 該接腳電容調整電路係包含電容、及設置於該電容與 該線路之間之保險絲元件。 5. 如申請專利範圍第2項之半導體積體電路裝置，其中 該電容之電容値係與寄生於該外部接腳與其他外部接 腳之間之接腳間寄生電容之値，大致相等。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 6. 如申請專利範圍第3項之半導體積體電路裝置，其中 該電容之電容値係與寄生於該外部接腳與其他外部接 腳之間之接腳間寄生電容之値，大致相等。 7. 如申請專利範圍第4項之半導體積體電路裝置，其中 該電容之電容値係與寄生於該外部接腳與其他外部接 腳之間之接腳間寄生電容之値，大致相等。 8. 如申請專利範圍第1項至第7項中任一項之半導體積 -20- 本紙張尺度適用中國國家揲準（CNS ) A4規格（2丨0X297公釐） 525189 A8 B8 C8 D8 六、申請專利範圍 體電路裝置，其中該電容係配置於半導體晶片上配置 有塾之塾區域内。 9. 如申請專利範園第1項至第7項中任一項之半導體積 體電路裝置，其中該電容係於配置於半導體晶片上配 置有連接墊之電路之I/O區域内。 10. 如申請專利範圍第8項之半導體積體電路裝置，其中 該接腳電容調整電路係階段調整該線路之電容。 11. 如申請專利範圍第9項之半導體積體電路裝置，其中 該接腳電容調整電路係階段調整該線路之電容。 12. 如申請專利範圍第1項至第7項中任一項之半導體積 體電路裝置，其中該接腳電容調整電路係階段調整該 線路之電容。 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印製 -21- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐）
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