KR20030035803A - 다양한 패키지에 대응할 수 있는 반도체 기억 장치 - Google Patents

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KR20030035803A
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Abstract

패드열은 EAST대 및 WEST대(E/W대)를 따라 칩 주변에 배치된다. 주변 패드 배치이더라도 TSOP에 대응할 수 있도록 하기 위해서, VDD 패드(11) 및 VSS 패드(12)가 NORTH대 및 SOUTH대(N/S대)의 중앙부 근방의 단부에 배치된다. 또, TSOP시의 프레임 설계를 고려하여 패드열의 단부 중 일부 패드가 핀 배열과는 역순으로 배치된다. 또, 프레임 설계에 대한 고려가 불필요한 패키지용으로 핀 배열과 동일한 순서로 VDDQ 패드(19) 및 VSSQ 패드(20)가 더 배치된다. 한편, BGA 패키지에서의 사용을 고려하여, 패드열의 최단부의 각각에 VDD 패드(17) 및 VSS 패드(18)가 쌍으로 배치된다. 그 결과, 반도체 기억 장치는 다양한 패키지에 대응할 수가 있다.

Description

다양한 패키지에 대응할 수 있는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE ADAPTABLE TO VARIOUS TYPES OF PACKAGES}
본 발명은 반도체 기억 장치에 관한 것으로서, 특히 다양한 패키지에 대응 가능한 패드 배치, 회로 배치 및 회로 구성을 구비하는 반도체 기억 장치에 관한 것이다.
최근, 반도체 기억 장치에 있어서는 대용량화가 진행함과 동시에 실장 밀도를 향상시키기 위해서, BGA(Ball Grid Array) 패키지나 MCP(Multi Chip Package)등 패키지의 소형화가 진행되고 있다.
반도체 기억 장치상의 패드 배치에 대해서는 BGA 패키지로 패키지될 때는 BGA의 구조상, 주변 패드 배치의 구성이 취해진다. 또, MCP로 패키지될 때에 대해서도 반도체 칩을 적층하는 구조상, BGA 패키지와 마찬가지로 주변 패드 배치의 구성이 취해진다.
한편, TS0P(Thin Small Outline Package)로 패키지될 때에는 리드 프레임을 사용하기 때문에 주변 패드 배치로 하면 리드 프레임의 설계가 어렵고, LOC(Lead 0n Chip) 구조를 이용한 중앙 패드 배치의 구성이 취해지고 있다.
도 28은 ×32 비트 구성의 DRAM(Dynamic Random Access Memory)에 있어서의 TSOP의 핀 배치를 도시한 도면이다. 이 핀 배치에서는 전원계의 핀(VDD, VSS,VDDQ, VSSQ로 도시된 핀), 데이터핀(DQi로 도시된 핀), 어드레스핀(Ai로 도시된 핀) 및 제어 신호핀(CLK, CKE, WE, RAS, CAS, CS 등으로 도시된 핀) 등이 2변을 따라 배치되어 있다. 또한, 부호(13A)에 대해서는 후술한다.
또, 도 29는 도 28에 도시된 TSOP에 대응한 종래의 ×32 비트 구성 DRAM의 패드 배치를 도시한 도면이다. 이 DRAM은 TSOP에 대응하기 위해서, 패키지의 핀 배열과 동일 순으로 또한 중앙부에 패드가 배열되어 있다.
한편, 종래와 같이 반도체 장치의 패키지 방법에 따라 반도체 기억 장치의 패드 배치의 구성이 다른 것은 제조 비용의 삭감, 다양한 제품 품종에의 대응 등의 면에서 바람직하지 않다.
또, 반도체 기억 장치를 워드(語) 구성의 관점에서 해석하면, 다핀으로 되는 ×32 비트 구성시에는 예를 들면 ×32 비트 구성의 TSOP를 주변 패드 배치로 실현하고자 하면, 리드 프레임의 공간을 확보하는 관계상, 장치가 전체로서 대형화한다고 하는 문제가 있었다.
한편, ×16 비트 이하의 경우에는 핀수가 적고, ×16 비트 구성의 BGA 패키지나 MCP를 고려하면 주변 패드 배치가 바람직하고, 또 MCP를 고려하면 2변에만 배치하는 것이 바람직하다.
이 문제는 상기 기술에서는 ×16 비트와 ×32 비트를 경계로 다핀의 정의를 했지만, 장래 한층 더 미세화 기술이 진행했을 때에 ×32 비트와 ×64 비트에 있어서도, 더 나아가서는 그 이상의 다비트 구성화에 있더라도, 마찬가지의 문제가 발생할 수 있다고 고려된다.
그리고, 최근 점점 진전하는 고밀도 실장화에 수반해서, 반도체 기억 장치는 다양한 패키지에 대응할 수 있어야 하며, 동시에 패키지의 소형화에 대응할 수 있어야 한다.
그래서, 본 발명은 이러한 과제를 해결하기 위해서 이루어진 것으로서, 그 목적은 다양한 패키지에 대응할 수 있는 반도체 기억 장치를 제공하는 것이다.
또, 본 발명의 다른 목적은 다른 워드 구성의 어떠한 것에도 대응할 수 있는 반도체 기억 장치를 제공하는 것이다.
또, 본 발명의 다른 목적은 상기 목적을 달성하고 또 패키지의 소형화를 실현하는 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명에 따른 반도체 기억 장치를 기능적으로 설명하기 위한 개략 블록도,
도 2는 본 발명의 실시예 1에 따른 반도체 기억 장치의 패드 배치를 도시한 도면,
도 3은 본 발명의 실시예 2에 따른 반도체 기억 장치의 패드 배치를 도시한 도면,
도 4는 본 발명의 실시예 2에 따른 반도체 기억 장치가 TSOP로 실장될 때의 리드 프레임의 레이아웃을 도시한 도면,
도 5는 본 발명의 실시예 3에 따른 반도체 기억 장치의 패드 배치를 도시한 도면,
도 6은 본 발명의 실시예 4에 따른 반도체 기억 장치의 패드 배치를 도시한 도면,
도 7은 본 발명의 실시예 5에 따른 반도체 기억 장치의 패드 배치를 도시한 도면,
도 8은 본 발명의 실시예 6에 따른 반도체 기억 장치의 패드 배치를 도시한 도면,
도 9는 본 발명에 따른 반도체 기억 장치의 VDCS 회로 및 VDCP 회로의 배치 레이아웃을 도시한 도면,
도 10은 본 발명의 실시예 8에 따른 VDCS 회로의 회로도,
도 11은 본 발명의 실시예 9에 따른 VDCS 회로의 회로도,
도 12는 본 발명에 따른 ALIVE 회로의 기능을 개략적으로 설명하기 위한 블록도,
도 13은 도 12에 도시하는 ALIVE 회로의 회로도,
도 14는 도 12에 도시하는 ALIVE 회로로부터 출력되는 신호를 입력하여 동작하는 VDCS 회로의 회로도,
도 15는 중앙 패드 배치시의 데이터 버스의 레이아웃을 도시한 도면,
도 16은 본 발명의 실시예 11에 따른 반도체 기억 장치의 데이터 버스의 레이아웃을 도시한 도면,
도 17은 본 발명의 실시예 12에 따른 반도체 기억 장치의 데이터 버스의 레이아웃을 도시한 도면,
도 18은 본 발명의 실시예 13에 따른 반도체 기억 장치의 데이터 버스의 레이아웃을 도시한 도면,
도 19는 본 발명의 실시예 14에 따른 반도체 기억 장치의 데이터 버스의 레이아웃을 도시한 도면,
도 20은 본 발명의 실시예 15에 따른 반도체 기억 장치의 데이터 버스의 레이아웃을 도시한 도면,
도 21은 중앙 패드 배치시의 VDC 회로의 배치를 도시한 도면,
도 22는 본 발명의 실시예 16에 따른 반도체 기억 장치의 VDC 회로의 배치를 도시한 도면,
도 23은 본 발명의 실시예 17에 따른 반도체 기억 장치의 VDC 회로의 배치를 도시한 도면,
도 24는 본 발명의 실시예 18에 따른 반도체 기억 장치의 VDC 회로의 배치를 도시한 도면,
도 25는 본 발명에 따른 동작 전압 모드 전환 회로의 회로도,
도 26은 본 발명에 따른 인터페이스 전압 모드 전환 회로의 회로도,
도 27은 본 발명의 실시예 20에 따른 전환 신호 발생 회로의 회로도,
도 28은 ×32 비트 구성의 DRAM에 있어서의 TSOP의 핀 배치를 도시한 도면,
도 29는 ×32 비트 구성의 DRAM에 있어서의 TSOP시의 종래의 패드 배치를 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 메모리 셀 어레이2 : 클럭 제어 회로
3 : 어드레스 버퍼4 : 입출력 버퍼
5 : 행 어드레스 디코더6 : 열 어드레스 디코더
7 : 센스 앰프/입출력 제어 회로8 : 전압 강하 회로
본 발명에 따르면, 반도체 기억 장치는 다양한 패키지에 대응할 수 있는 직사각형의 반도체 기억 장치로서, 외부로부터 입력되는 데이터를 기억하는 기억 소자와, 기억 소자가 외부와 전원, 데이터 및 신호를 각각 주고 받기 위한 복수의 본딩 패드를 구비하고, 해당 반도체 기억 장치의 대향하는 2변의 각각의 중앙부 근방에 제 1 전원 패드 및 제 1 접지 패드가 배치되고, 2변과는 다른 다른 2변의 각각을 따른 주변부에 제 2 전원 패드 및 제 2 접지 패드를 포함하는 다른 본딩 패드가 배열된다.
바람직하게는, 해당 반도체 기억 장치가 TSOP에 의해 패키지될 때, 제 1 전원 패드는 외부 전원을 공급하는 리드 프레임과, 제 1 접지 패드는 접지된 리드 프레임과 각각 와이어링되어 사용되고, 해당 반도체 기억 장치가 BGA 패키지 및 멀티 칩 패키지 중의 어느 하나에 의해 패키지될 때, 제 2 전원 패드는 외부 전원을 공급하는 리드 프레임과, 제 2 접지 패드는 접지된 리드 프레임과 각각 와이어링되어 사용된다.
바람직하게는, 반도체 기억 장치는 제 1 워드 구성과 제 1 워드 구성보다 큰 제 2 워드 구성의 전환이 가능하고, 해당 반도체 기억 장치가 제 1 워드 구성으로 사용될 때, 제 2 전원 패드는 외부 전원을 공급하는 리드 프레임과, 제 2 접지 패드는 접지된 리드 프레임과 각각 와이어링되어 사용되며, 해당 반도체 기억 장치가 제 2 워드 구성으로 사용될 때, 제 1 전원 패드는 외부 전원을 공급하는 리드 프레임과, 제 1 접지 패드는 접지된 리드 프레임과 각각 와이어링되어 사용된다.
바람직하게는, 기억 소자는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 본딩 패드에 포함되는 데이터 입출력 패드에 접속되어 외부와 데이터의 입출력을 실행하는 입출력 회로와, 메모리 셀 어레이와 입출력 회로 사이의 데이터의 전송을 실행하는 데이터 버스를 포함하고, 메모리 셀 어레이는 해당 반도체 기억 장치를 중앙에서 종횡으로 구분하여 형성되는 4개의 영역의 각각으로 분할해서 배치된 4개의 뱅크로 이루어지고, 입출력 회로는 본딩 패드의 열과 함께 다른 2변을 따른 주변부에 배치되고, 데이터 버스는 각 뱅크사이 및 다른 2변을 따라 배치되고, 각 뱅크는 다른 2변과 평행한 뱅크 사이에 배치된 중앙의 데이터 버스와 접속된다.
또, 본 발명에 따르면 반도체 기억 장치는 내부 전원 전압 및 인터페이스 전압의 각각을 전환 가능한 반도체 기억 장치로서, 내부 전원 전압을 전환하는 제 1 전환 신호를 발생하는 제 1 전환 신호 발생 회로와, 인터페이스 전압을 전환하는 제 2 전환 신호를 발생하는 제 2 전환 신호 발생 회로와, 제 1 전환 신호에 따라서 외부 전원 전압을 소정의 내부 전원 전압으로 변환하여 내부 전원 노드로 출력하는 내부 전원 발생 회로와, 제 2 전환 신호에 따라서 외부 입력 신호의 논리 레벨을 결정하는 전압의 임계값을 전환하는 입력 회로를 구비하고, 제 1 전환 신호 발생 회로는 제 1 본딩 패드를 포함하고 제 1 본딩 패드로 소정의 전위가 공급되는 와이어를 접속할지의 여부에 따라서 제 1 전환 신호를 발생하고, 제 2 전환 신호 발생 회로는 제 2 본딩 패드를 포함하고 제 2 본딩 패드로 소정의 전위가 공급되는 와이어를 접속할지의 여부에 따라 제 2 전환 신호를 발생한다.
상술한 바와 같이, 본 발명에 따른 반도체 기억 장치에 의하면, 패드의 배치를 주변 패드 배치로 하고 TSOP에 있어서도 대응할 수 있는 배치구성으로 했으므로, 종래부터 주변 패드 배치 구성을 취하는 BGA 패키지나 MCP와 함께 다양한 패키지에 대응할 수 있게 된다.
또, 제 1 워드 구성시 및 제 1 워드 구성보다 큰 제 2 워드 구성시의 어느것에 대해서도 대응할 수 있는 주변 패드 배치의 구성으로 했으므로, 더 다양한 사용 형태에도 대응할 수 있게 된다.
또, 본 발명에 따른 반도체 기억 장치에 의하면, 주변 패드 배치에 대응하여 전압 강하 회로에 대해서도 주변 배치로 하고, 또한 가능한 한 전원 패드의 근방에배치하도록 했으므로, 전원 특성을 열화시키지 않고 주변 패드 배치에 의해 다양한 패키지에 대응할 수 있게된다.
또, 제 2 워드 구성시에 비해 소비 전력이 적은 제 1 워드 구성시에 있어서 전압 강하 회로의 능력을 적정화했으므로, 제 1 워드 구성시에 있어서 저전력화를 도모할 수 있다.
또, 게다가 본 발명에 따른 반도체 기억 장치에 의하면, 필요 최소한의 파워온 회로를 구비하도록 했으므로, 전원 투입후에 장치를 조기에 상승시킬 수 있음과 동시에 저전력화에 대해서도 배려하고, 더 나아가서는 불필요한 회로를 마련하지 않는 것에 의해 장치 전체의 소형화에도 공헌할 수 있다.
또, 게다가 본 발명에 따른 반도체 기억 장치에 의하면, 주변 패드 배치에 있어서의 최적한 데이터 버스의 구성으로 했으므로, 다양한 패키지에 대응 가능하고, 또한 데이터 전송 지연에 따른 특성 열화에 대해 배려한 반도체 기억 장치를 실현할 수 있다.
또, 데이터 버스의 각처에 이퀄라이즈 회로를 배치했으므로, 데이터 전송시의 데이터의 지연을 방지할 수 있다.
또, 게다가 본 발명에 따른 반도체 기억 장치에 의하면, 주변 패드 배치에 대응한 전압 강하 회로의 배치로 했으므로, 이것에 의해서도 장치의 소형화를 도모할 수 있다.
또, 전압 강하 회로를 센스 앰프대에 분산 배치하는 것도 가능하게 했으므로, 한층더 장치의 소형화를 실현할 수 있음과 동시에 또 외부 전원선의 강화도 도모할 수 있다.
또, 게다가 본 발명에 따른 반도체 기억 장치에 의하면, 본딩 옵션에 의해 동작 전압 및 인터페이스 전압의 각 사양을 전환할 수 있도록 했으므로, 어셈블리 공정에 있어서 제품을 분리 제조할 수 있어 생산 컨트롤이 용이하게 된다.
또, 본딩 옵션에 부가해서 퓨즈의 레이저 블로의 유무에 따라서도 전압 사양을 전환할 수 있도록 했으므로, 어떠한 수단을 취하는 것이 곤란한 경우에 있어서도 확실하게 제품의 분리 제조를 실행할 수 있다.
(발명의 실시예)
이하, 본 발명의 실시예에 대하여 도면을 참조하면서 상세하게 설명한다. 또한, 도면중 동일 또는 상당 부분에는 동일 부호를 붙이고, 그 설명은 반복하지 않는다.
도 1은 본 발명에 따른 반도체 기억 장치를 기능적으로 설명하기 위한 개략 블록도이다.
도 1을 참조하면, 반도체 기억 장치는 메모리 셀 어레이(1), 클럭 제어 회로(2), 어드레스 버퍼(3), 입출력 버퍼(4), 행 어드레스 디코더(5), 열 어드레스 디코더(6), 센스 앰프/입출력 제어 회로(7), 전압 강하 회로(8)(Voltage Down Converter, 이하, VDC 회로(8)라고 칭한다)를 구비한다.
메모리 셀 어레이(1)는 행렬형상으로 배치된 복수의 메모리 셀, 각 메모리 셀과 행 어드레스 디코더(5)를 접속하는 복수의 워드선, 각 메모리 셀과 센스앰프/입출력 제어 회로(7)를 접속하는 복수의 비트선쌍을 포함한다.
어드레스 버퍼(3)는 외부로부터 받는 어드레스 신호 A0∼An을 래치하고, 클럭 제어 회로(2)로부터 받는 클럭 신호 CLK와 동기하여 어드레스 신호를 출력한다.
클럭 제어 회로(2)는 외부로부터 클럭 신호 CLK, 클럭 인에이블 신호 CKE, 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS, 라이트 인에이블 신호 /WE를 포함하는 신호를 받는다. 그리고, 클럭 제어 회로(2)는 로우 어드레스 스트로브 신호 /RAS 및 컬럼 어드레스 스트로브 신호 /CAS의 각 제어 신호의 논리 레벨의 변화에 따라서, 어드레스 버퍼(3)가 페치한 어드레스 신호 A0∼An이 행 어드레스 신호인지 열 어드레스 신호인지를 판단한다. 그리고, 클럭 제어 회로(2)는 어드레스 신호 A0∼An이 행 어드레스 신호라고 판단하면, 클럭 신호 CLK와 동기하여 행 어드레스 디코더(5)를 활성화하는 신호를 행 어드레스 디코더(5)로 출력한다.
행 어드레스 디코더(5)는 클럭 제어 회로(2)로부터 받은 신호에 따라 활성화되면, 어드레스 버퍼(3)로부터 페치한 어드레스 신호 A0∼An에 근거하여 메모리 셀 어레이(1) 상의 소정의 워드선을 워드선 드라이버(도시하지 않음)에 의해 활성화한다.
한편, 클럭 제어 회로(2)는 어드레스 신호 A0∼An이 열 어드레스 신호라고 판단하면, 클럭 신호 CLK와 동기하여 열 어드레스 디코더(6)를 활성화하는 신호를 열 어드레스 디코더(6)로 출력한다.
열 어드레스 디코더(6)는 클럭 제어 회로(2)로부터 받은 신호에 따라 활성화되면, 어드레스 버퍼(3)로부터 페치한 어드레스 신호 A0∼An에 근거하여 메모리 셀 어레이(1) 상의 소정의 비트선쌍을 활성화한다.
그리고, 센스 앰프/입출력 제어 회로(7)는 예를 들면 데이터 리드시이면, 활성화된 비트선쌍 상의 신호를 증폭하여 I/O선을 거쳐 입출력 버퍼(4)로 출력한다.
이렇게 하여, 어드레스 신호 A0∼An에 대응하는 메모리 셀 어레이(1) 상의 메모리 셀이 활성화되어 데이터의 입출력이 실행된다.
입출력 버퍼(4)는 데이터 출력시에는 센스 앰프/입출력 제어 회로(7)에 의해 메모리 셀 어레이(1) 상의 비트선쌍으로부터 리드된 내부 데이터 IDQ를 받고, 클럭 제어 회로(2)로부터 받는 클럭 신호 CLK와 동기하여 데이터 DQ1∼DQi를 외부로 출력한다.
또, 입출력 버퍼(4)는 데이터 입력시에는 외부로부터 데이터 DQ1∼DQi를 입력하고, 클럭 신호 CLK와 동기하여 내부 데이터 IDQ를 센스 앰프/입출력 제어 회로(7)로 출력한다.
그리고, 센스 앰프/입출력 제어 회로(7)는 센스 앰프에 의해 내부 데이터 IDQ를 메모리 셀 어레이(1) 상의 비트선쌍으로 출력한다.
상술한 클럭 제어 회로(2), 어드레스 버퍼(3), 입출력 버퍼(4), 행 어드레스 디코더(5), 열 어드레스 디코더(6) 및 센스 앰프/입출력 제어 회로(7)의 각 회로는 VDC 회로(8)로부터 내부 전원 int.VDD의 공급을 받아 동작한다. VDC 회로(8)는 외부 전원 ext.VDD를 소정의 내부 전원 int.VDD로 강압하여 반도체 기억 장치내의 각 회로로 공급하는 회로이다.
(패드 배치)
(실시예 1)
도 2는 본 발명의 실시예 1에 따른 반도체 기억 장치의 패드 배치를 도시한 도면이다. 도 2를 참조하면, 패드는 반도체 기억 장치의 대향하는 2변을 따른 주변부에 배열된다(이하, 패드가 배열되는 2변을 따른 주변 영역을 EAST/WEST대라고 칭하고, 또 E/W대라고 약칭한다). 또, 종래 패드열의 최단부에 배치하고 있던 전원 패드인 VDD 패드(11)와 VSS 패드(12)는 패드가 배열되어 있지 않은 다른 2변의 중앙부 근방에 배치된다(이하, EAST/WEST대가 아닌 2변을 따른 주변 영역을 NORTH/SOUTH대라고 칭하고, 또 N/S대라고 약칭한다).
실시예 1에 의하면, 반도체 기억 장치의 주변의 E/W대에 패드가 배치되고, 최단부의 전원 패드를 N/S대의 중앙부 근방에 배치하도록 했으므로, 리드 프레임이 이용되는 TSOP에 있어서 N/S대 외측의 공간도 유효하게 이용하는 것에 의해서 리드 프레임의 설계가 가능해지고, 종래 곤란하던 주변 패드 배치가 가능해진다.
따라서, 실시예 1에 따른 반도체 기억 장치는 주변 패드 구성이면서 TSOP에 대응할 수 있고, 종래부터 주변 패드 배치 구성을 취하는 BGA 패키지나 MCP와 동시에 다양한 패키지에 대응할 수 있게 된다.
(실시예 2)
실시예 2에 있어서는 실시예 1에 있어서 또 E/W대에 배열된 패드열의 단부(端部)의 패드가 패키지의 핀 배열과는 역순으로 배치된다.
도 3은 실시예 2에 따른 반도체 기억 장치의 패드 배치를 도시한 도면이다. 부호 (13)∼(16)으로 도시되는 패드군의 각각에 있어서, 패키지의 핀 배열과는 역순으로 패드가 배치된다. 즉, 부호(13)로 도시되는 패드에 대해서 보면, 이 반도체 기억 장치가 봉입되는 패키지의 부호(13)에 대응하는 핀 배치는 도 28에 있어서 도시된 부호(13A)로 도시된다. 부호(13A)의 핀 배치는 단부 쪽부터 순서대로 DQ0, VDDQ, DQ1, DQ2, VSSQ, DQ3의 순이다.
한편, 다시 도 3을 참조하면, 부호(13)의 패드 배치는 단부 쪽부터 순서대로 DQ3, VSSQ, DQ2, DQ1, VDDQ, DQ0의 순이며, 부호(13A)의 핀 배치와는 역순으로 하고 있다.
이 패드의 역순 배치는 그 밖의 부호(14)∼(16)에 대해서도 마찬가지이다.
도 4는 실시예 2에 따른 반도체 기억 장치가 TSOP에 있어서 패키지될 때 리드 프레임의 레이아웃에 대해서 도시한 도면이다. 도 4는 패키지와 반도체 기억 장치와의 1각을 확대하여 도시한 도면이며, 그 밖의 각에 대해서도 마찬가지의 레이아웃이다. 도 4에 도시하는 바와 같이 단부의 패드에 대해서는 N/S대측으로부터 리드 프레임을 둘러치는 구성으로 했으므로, 이 반도체 기억 장치는 주변 패드 배치에 의해 TSOP에 대응할 수 있다.
실시예 2에 의하면, 반도체 기억 장치는 주변 패드 배치로 되고, 최단부의 전원 패드가 N/S대에 배치됨과 동시에, 패드열의 단부의 배열순이 패키지의 핀배열과는 역순으로 되도록 했으므로, 리드 프레임의 레이아웃 설계가 용이하게 된다.
그리고, 실시예 2에 따른 반도체 기억 장치는 주변 패드 구성이면서 TSOP에대응할 수 있고, 종래부터 주변 패드 배치 구성을 취하는 BGA 패키지나 MCP와 함께 다양한 패키지에 대응할 수 있게 된다.
(실시예 3)
도 5를 참조하면, 실시예 3에 있어서는 실시예 2에 있어서, 또 E/W대에 배열된 패드열의 최단부에 해당 반도체 기억 장치가 ×16 비트로 사용될 때에 사용되는 VDD 패드(17) 및 VSS 패드(18)가 배치된다. 그리고, 실시예 2에 있어서 설명한 VDD 패드(11) 및 VSS 패드(12)는 반도체 기억 장치가 ×32 비트로 사용될 때의 전원 패드로서 사용된다.
반도체 기억 장치가 ×16 비트로 사용될 때는 핀수가 적기 때문에, E/W대만의 주변 패드 배치이더라도 TSOP에 대응 가능하다.
또, BGA 패키지에 있어서도 ×16 비트로서 사용될 때는 VDD 패드(11) 및 VSS 패드(12)를 사용하지 않고 E/W대에 배치된 VDD 패드(17) 및 VSS 패드(18)를 이용한 쪽이 패키지를 소형화할 수 있다.
또, 마찬가지로 ×16 비트로서 사용되는 경우가 많은 MCP에 대해서도, MCP는 반도체 기억 장치를 적층하여 패키지하는 구조상, 패드는 2변에만 배치되어 있는 쪽이 설계가 용이하다.
이상에서, 실시예 3에 의하면 N/S대에 배치된 VDD 패드(11) 및 VSS 패드(12)는 ×32 비트 시에 사용하고, 또 E/W대에 배열된 패드열의 최단부에 VDD 패드(17) 및 VSS 패드(18)를 또 배치하여 ×16 비트 시에 사용하도록 했으므로, 반도체 기억장치는 TSOP, BGA 패키지 및 MCP 등 다양한 패키지에 대응할 수 있다.
(실시예 4)
도 6을 참조하면, 실시예 4에 있어서는 E/W대에 배열된 패드열의 최단부에 VDD 패드(17) 및 VSS 패드(18)가 쌍으로 되어 배치된다.
BGA 패키지에 있어서는 각각의 패드열의 최단부의 각각에 와이어링하는 것이 가능하고, 이 실시예 4에 따른 반도체 기억장치는 그것에 대응 가능하게 하는 것이다.
실시예 4에 의하면, 반도체 기억 장치는 다양한 패키지에 대응가능한 것에 부가하여, E/W대에 배열된 각각의 패드열의 최단부에 VDD 패드(17) 및 VSS 패드(18)가 쌍으로서 배치되도록 했으므로, BGA 패키지에 있어서 전원 계통이 용장화되어 전원 계통을 강화할 수 있다.
(실시예 5)
실시예 5에 있어서는 E/W대에 배열된 패드열의 단부의 각각에 있어서, DQ 패드 사이에 배치되어 있는 VDDQ 패드 및 VSSQ 패드에 대해서 ×16 비트용과 ×32 비트용이 마련된다.
여기서, VDDQ 패드 및 VSSQ 패드는 VDD 패드 및 VSS 패드와 마찬가지로, 외부로부터 전원이 공급되는 전원 패드이다. 또, DQ 패드는 외부와 데이터를 입출력하는 패드이다.
도 7을 참조하면, 반도체 기억 장치는 E/W대에 배열된 패드열의 단부의 각각에 ×16 비트용의 VDDQ 패드(19) 및 VSSQ 패드(20)와 ×32 비트용의 VDDQ 패드(21) 및 VSSQ 패드(22)를 각각 구비한다. 그리고, VDDQ 패드(21) 및 VSSQ 패드(22)는 패키지의 핀 배열과는 역순으로 배치된다.
×32 비트 시에는 다핀 구성으로 되기 때문에, 상술한 바와 같이 패키지의 핀으로부터 패드열로 그대로 리드 프레임을 연장시키는 것은 곤란하며, E/W대에 배열된 패드열의 단부의 것에 대해서는 도 4에 도시하는 바와 같이 N/S대로부터 리드 프레임을 둘러치는 것에 의해 리드 프레임의 설계가 가능해진다.
여기서, DQ 패드에 의해 입출력되는 데이터 신호인 DQi에 대해서는 신호 정의를 변경하기만 하면 신호순의 교체는 가능하기 때문에 패드의 배치순이 교체되더라도 좋지만, 전원에 대해서는 전원과 접지는 교체시키는 것은 불가능하다.
그래서, 도 7에 도시하는 바와 같이 ×32 비트용과 ×16 비트용으로 VDDQ 패드 및 VSSQ 패드를 분리하고, ×32 비트용의 VDDQ 패드(21)와 VSSQ 패드(22)를 핀배열의 순과는 역순으로 배치하며, 도 4에 도시된 리드 프레임 구성으로 하는 것에 의해서, 패키지의 외부로부터는 VDDQ 및 VSSQ의 배열순은 동일하게 된다.
한편, ×16 비트 시에는 핀수가 적기 때문에, 도 4에 도시된 리드 프레임의 레이아웃으로 할 필요는 없고, 반대로 그와 동일하게 하면 반도체 기억장치가 대형화하기 때문에 리드 프레임의 둘러침(둥글게 연장시킴)은 하지 않는다. 따라서, ×16 비트용으로서의 VDDQ 패드(19) 및 VSSQ 패드(20)는 핀배열의 순서와 동일한 순서로 배치된다.
실시예 5에 의하면, 반도체 기억 장치는 ×16 비트로 사용되더라도 ×32 비트로 사용되더라도 VDDQ 핀과 VSSQ 핀의 배열순을 외부로부터는 동일하게 할 수 있으므로, 다양한 패키지에 대응 할 수 있으며, 또한, ×16 비트와 ×32 비트의 어느 것에도 대응할 수 있다.
(실시예 6)
실시예 6은 실시예 1∼5에 있어서 설명한 패드 구성을 전부 실현한 것이다.
도 8을 참조하면, 반도체 기억 장치에 있어서는 E/W대의 각각을 따른 주변부에 패드가 배열된다. 그리고, ×32 비트용의 VDD 패드(11) 및 VSS 패드(12)는 N/S 대의 중앙부 근방에 배치된다. 또, 패드열의 단부의 패드는 핀 배열과는 역순으로 배치된다. 또, 게다가 역순으로 배치된 패드에 포함되는 VDDQ 패드(21) 및 VSSQ 패드(22)는 ×32 비트용으로서 이용되고, ×16 비트용의 VDDQ 패드(19) 및 VSSQ 패드(20)는 핀 배열과 동일 순으로 또 배치된다. 또, 게다가 각각의 패드열의 각 최단부에 ×16 비트용의 VDD 패드(17) 및 VSS 패드(18)가 쌍으로 배치된다.
실시예 6에 의하면, 반도체 기억 장치는 BGA패키지, MCP 및 TSOP의 어느 것에도 대응가능하고, 또 ×16 비트용으로서도 ×32 비트용으로서도 대응가능하며, 모두 어셈블리 공정에 있어서 본딩 옵션에 의해서만 다양한 구성에 대응할 수 있다.
(VDC 회로)
(실시예 7)
실시예 7에 있어서도 실시예 1∼6과 마찬가지로, 패드는 E/W대의 각각에 배열되고, 종래 패드열의 최단부에 배치하고 있던 VDD 패드 및 VSS 패드는 N/S대의 중앙부 근방에 배치된다. 그리고, 실시예 7에 있어서는 그들의 패드 배치에 대응하여 VDC 회로가 전원 패드의 근방에 배치된다. VDC 회로에는 메모리 셀 어레이용의 VDCS 회로와 주변 회로용의 VDCP 회로가 있다.
도 9는 실시예 7에 따른 VDCS 회로 및 VDCP 회로의 배치 레이아웃을 도시한 도면이다. E/W대의 각각에 주로 BGA 패키지 및 MCP시에 사용되는 VDCS 회로(81) 및 VDCP 회로(82)가 각각 2개씩 배치된다. 또, N/S대의 중앙부에 주로 TSOP 시에 사용되는 VDCS 회로(83) 및 VDCP 회로(84)가 배치된다.
또한, E/W대에 배치된 VDCS 회로(81) 및 VDCP 회로(82)의 각각은 ×16 비트용으로서 사용하도록 해도 좋고, N/S대에 배치된 VDCS 회로(83) 및 VDCP 회로(84)의 각각은 ×32 비트용으로서 사용하도록 해도 좋다.
또, 전원이 사용되는 내부 회로의 용량에 따라서, VDCS 회로(81), (83) 및 VDCP 회로(82), (84)는 도 9에 도시한 수로 한정되지 않고, 필요한 수로 배치되도록 해도 좋다.
실시예 7에 의하면, 주변 패드 배치에 대응하여 VDCS 회로 및 VDCP 회로에 대해서도 주변 배치로 하고, 또한 가능한 한 전원 패드의 근방에 배치하도록 했으므로, 반도체 기억 장치는 전원 특성을 열화시키는 일없이 주변 패드 배치에 의한다양한 패키지에 대응할 수 있게 된다.
(실시예 8)
실시예 8에 있어서는 실시예 7에 있어서 설명한 VDCS 회로(81), (83) 또는 VDCP 회로(82), (84)에 대해서, 반도체 기억 장치가 ×16 비트로 사용될 때와 ×32 비트로 사용될 때의 능력을 변경할 수 있도록 하고 있다. 즉, ×16 비트 시에는 ×32 비트 시에 비해 소전력으로 동작가능하기 때문에, VDC 회로의 능력을 적정히 저감하여 저전력화를 도모하는 것이다.
VDCS 회로(81), (83) 및 VDCP 회로(82), (84)는 구성은 전부 동일하므로, 이하 VDCS 회로(81)에 대해서 설명한다.
도 10을 참조하면, VDCS 회로(81)는 차동 증폭 회로(811), 구동 회로(812), 전환 회로(813), 내부 노드(814), (815), 외부 전원 노드(816), 내부 전원 노드(817)를 포함한다.
차동 증폭 회로(811)는 P채널 MOS 트랜지스터(8111), (8112)와 N채널 MOS 트랜지스터(8113), (8114)를 포함한다. N채널 MOS 트랜지스터(8113)는 VDCS 회로(81)의 출력인 내부 전원 전위 int.VDD를 구동 전위로서 입력한다. 또, N채널 MOS 트랜지스터(8114)는 내부 전원 전위 int.VDD의 목표 전위인 기준 전위 VREF를 구동 전위로서 입력한다.
그리고, 차동 증폭 회로(811)는 내부 전원 전위 int.VDD와 기준 전위 VREF의 전위차를 증폭한 출력 전위를 내부 노드(814)로 출력한다.
구동 회로(812)는 P채널 MOS 트랜지스터(8121), (8122)를 포함한다. P채널 MOS 트랜지스터(8121)는 차동 증폭 회로(811)의 출력 전위를 구동 전위로서 입력한다. 또, P채널 MOS 트랜지스터(8122)는 후술하는 전환 회로(813)의 출력 전위를 구동 전위로서 입력한다.
그리고, 구동 회로(812)는 차동 증폭 회로(811) 및 전환 회로(813)의 출력 전위에 따라서, 외부 전원 노드(816)로부터 공급되는 외부 전원 전위 ext.VDD를 내부 전원 전위 int.VDD로 강압하여 내부 전원 노드(817)로 출력한다.
전환 회로(813)는 인버터(8131)∼(8133), P채널 MOS 트랜지스터(8134), (8135), N채널 MOS 트랜지스터(8136)를 포함한다. 인버터(8131)에 입력되는 신호는 이 반도체 기억 장치가 ×16 비트로 사용될 때는 H(논리 하이) 레벨이며, ×32 비트로 사용될 때는 L(논리 로우) 레벨의 신호이다. P채널 MOS 트랜지스터(8134)는 인버터(8132)의 출력을 구동 전위로서 입력한다. 또, N채널 MOS 트랜지스터(8136) 및 P채널 MOS 트랜지스터(8135)는 인버터(8133)의 출력을 구동 전위로서 입력한다. 또, P채널 MOS 트랜지스터(8135)의 드레인측은 외부 전원 노드(816)와 접속되어 있다.
그리고, 인버터(8131)에 입력되는 신호가 H레벨일 때, 즉 ×16 비트 시에는 전환 회로(813)는 P채널 MOS 트랜지스터(8135)를 거쳐서 내부 노드(815)를 외부 전원 전위 ext.VDD로 충전한다.
한편, 인버터(8131)에 입력되는 신호가 L레벨일 때, 즉 ×32 비트 시에는 전환 회로(813)는 내부 노드(814)의 전위 레벨을 그대로 내부 노드(815)로 출력한다.
지금, ×32 비트 시의 동작에 대해서 보면, 내부 전원 전위 int.VDD가 기준 전위 VREF보다 높을 때, 내부 노드(814)로 출력되는 차동 증폭 회로(811)의 출력 전위는 H레벨로 되고, 구동 회로(812)에 있어서의 P채널 MOS 트랜지스터(8121), (8122)는 모두 오프하여 내부 전원 노드(817)로의 공급 전류는 억제된다. 따라서, 내부 전원 전위 int.VDD는 저하한다.
한편, 내부 전원 전위 int.VDD가 기준 전위 VREF보다 낮을 때, 내부 노드(814)로 출력되는 차동 증폭 회로(811)의 출력 전위는 L레벨로 되고, 구동 회로(812)에 있어서의 P채널 MOS 트랜지스터(8121), (8122)는 모두 온하여 외부 전원 노드(816)로부터 P채널 MOS 트랜지스터(8121), (8122)를 거쳐서 내부 전원 노드(817)로 전류가 공급된다. 따라서, 내부 전원 전위 int.VDD는 상승한다.
다음에, ×16 비트 시의 동작에 대해서 보면, 이 때는 상술한 바와 같이 내부 노드(815)의 전위 레벨은 H레벨에 있고, 구동 회로(812)의 P채널 MOS 트랜지스터(8122)는 상시 오프된다. 그리고, 내부 전원 전위 int.VDD가 기준 전위 VREF보다 높을 때, 내부 노드(814)로 출력되는 차동 증폭 회로(811)의 출력 전위는 H레벨로 되고, 구동 회로(812)에 있어서의 P채널 MOS 트랜지스터(8121)는 오프하여 내부 전원 노드(817)로의 공급 전류는 억제된다. 따라서, 내부 전원 전위 int.VDD는 저하한다.
한편, 내부 전원 전위 int.VDD가 기준 전위 VREF보다 낮을 때, 내부 노드(814)로 출력되는 차동 증폭 회로(811)의 출력 전위는 L레벨로 되고, 구동 회로(812)에 있어서의 P채널 MOS 트랜지스터(8121)는 온하여 외부 전원 노드(816)로부터 P채널 MOS 트랜지스터(8121)를 거쳐서 내부 전원 노드(817)로 전류가 공급된다. 따라서, 내부 전원 전위 int.VDD는 상승한다. 그러나, P채널 MOS 트랜지스터(8122)는 오프하고 있기 때문에, 구동 회로(812)의 내부 전원 노드(817)로의 전류 공급 능력은 ×32 비트 시에 비해 절반이며, 능력이 억제된다.
이와 같이, 실시예 8에 의하면 ×32 비트 시에 비해 전력 소비가 적은 ×16 비트 시에 있어서 VDC 회로의 능력을 적정화했으므로, ×16 비트 시에 있어서 저전력화를 도모할 수 있다.
(실시예 9)
실시예 8에 있어서는 ×16 비트 시에 구동 회로(812)의 능력이 억제되도록 했지만, 실시예 9에 있어서는 차동 증폭 회로(811)의 능력을 억제하는 것에 의해 실시예 8과 마찬가지의 효과를 얻을 수 있다.
실시예 9에 있어서는 VDCS 회로(81), (83) 및 VDCP 회로(82), (84) 대신에, 각각 VDCS 회로(81A), (83A) 및 VDCP 회로(82A), (84A)가 이용된다. VDCS 회로(81A), (83A) 및 VDCP 회로(82A), (84A)는 모두 마찬가지인 구성이기 때문에, 이하 VDCS 회로(81A)에 대해서 설명한다.
도 11을 참조하면, VDCS 회로(81A)는 차동 증폭 회로(81lA), 구동 회로(812A), 내부 노드(814), 외부 전원 노드(816), 내부 전원 노드(817)를 포함한다.
차동 증폭 회로(811A)는 실시예 8에 있어서 설명한 차동 증폭 회로(811)에있어서 인버터(8115), N채널 MOS 트랜지스터(8116), (8117)을 더 포함한다.
인버터(8115)에 입력되는 신호는 이 반도체 기억 장치가 ×16 비트로 사용될 때는 H레벨이며, ×32 비트로 사용될 때는 L레벨의 신호이다. N채널 MOS 트랜지스터(8116)는 인버터(8115)의 출력을 구동 전위로서 입력한다. 또, N채널 MOS 트랜지스터(8117)는 상시 H레벨의 구동 전위를 받아 상시 온된다.
그리고, 차동 증폭 회로(81lA)는 내부 전원 전위 int.VDD와 기준 전위 VREF의 전위차를 증폭한 출력 전위를 내부 노드(814)로 출력하지만, 인버터(8115)에 입력되는 신호에 따라 다른 전위 레벨을 출력 노드(814)로 출력한다.
인버터(8115)에 입력되는 신호가 H레벨일 때, 즉 ×16 비트 시에는 N채널 MOS 트랜지스터(8116)가 오프하기 때문에, N채널 MOS 트랜지스터(8116)가 온 상태인 ×32 비트 시에 비해 내부 노드(814)의 전위 레벨이 상대적으로 높아진다.
한편, 구동 회로(812A)는 P채널 MOS 트랜지스터(8121)만으로 이루어진다. P채널 MOS 트랜지스터(8121)는 내부 노드(814)에 인가되는 전위를 구동 전위로 하여 외부 전원 노드(816)로부터 공급되는 외부 전원 전위 ext.VDD를 내부 전원 전위 int.VDD로 강압하고, 내부 전원 노드(817)로 출력한다.
이상에서, VDCS 회로(81A)에 있어서는 ×16 비트 시에는 ×32 비트 시에 비해 내부 노드(814)의 전위 레벨이 상대적으로 높기 때문에, 구동 회로(812A)에 있어서 외부 전원 노드(816)로부터 내부 전원 노드(817)로 공급되는 전류가 억제된다. 즉, ×16 비트 시에는 ×32 비트 시에 비해 VDCS 회로(81A)의 능력이 억제된다.
이와 같이, 실시예 9에 의하면 실시예 8과 마찬가지로, ×32 비트 시에 비해 전력 소비가 적은 ×16 비트 시에 있어서 VDC 회로의 능력을 적정화했으므로, ×16 비트 시에 있어서 저전력화를 달성할 수 있다.
(ALIVE 회로)
(실시예 10)
실시예 10에 있어서는 실시예 7에 있어서 E/W대에 배치되는 ×16 비트용의 VDCS 회로(81)의 어느 하나에 파워온 회로인 ALIVE 회로가 접속된다.
ALIVE 회로라는 것은 도 12에 도시하는 바와 같이 VDC 회로에 접속되고, 반도체 기억 장치의 파워온 후, 내부 전원 전위 int.VDD가 충분히 상승하고 있지 않을 때에 VDC 회로의 능력을 향상시키기 위한 신호 /ALIVE를 발생하여 VDC 회로로 출력하는 회로이다.
그리고, VDC 회로는 신호 /ALIVE를 받으면 내부 전원 노드로의 전류 공급을 증가하여 내부 전원 전위 int.VDD의 조기 상승을 실행한다.
도 13은 ALIVE 회로의 회로 구성을 도시한 도면이다. ALIVE 회로(100)는 N채널 MOS 트랜지스터(101)∼(106), P채널 MOS 트랜지스터(107)∼(110), 저항(111), (112), 외부 전원 노드(113)∼(115), 내부 전원 노드(116), (117), 내부 노드(118)∼(122), 인버터(123), 출력 노드(124)를 포함한다.
지금, 초기 상태로서 모두 파워오프 상태로 하고, 외부 전원 전위 ext.VDD 및 내부 전원 전위 int.VDD는 모두 L레벨에 있다고 한다. 파워가 온하면, 외부 전원 전위 ext.VDD는 H레벨로 되지만, 내부 전원 전위 int.VDD는 다수의 내부 회로로 전원을 공급하고 있기 때문에, 파워온 직후에는 즉시 H레벨로 상승하지 않는다.
이 때의 ALIVE 회로(100)의 내부 상태로서는 외부 전원 노드(113)∼(115)는 H레벨, 내부 전원 노드(116), (117)는 L레벨, 내부 노드(118)는 내부 전원 노드(116)와 대응하여 L레벨, 내부 노드(119)는 내부 전원 노드(117)와 대응하여 L레벨, 내부 노드(120)는 L레벨, 내부 노드(121)와 외부 전원 노드(114)는 H레벨이며, 내부 노드(120)가 L레벨이기 때문에 H레벨로 된다. 따라서, 내부 노드(122)는 L레벨로 되고, 인버터(123)를 거쳐서 출력 노드(124)로 출력되는 신호 /ALIVE는 H레벨로 된다.
그리고, 내부 전원 전위 int.VDD가 상승하면, ALIVE 회로(100)의 내부 상태는 하기와 같이 변화된다. 즉, 내부 전원 노드(116), (117)에 인가되는 내부 전원 전위 int.VDD가 H레벨로 되기 때문에, 내부 노드(118)는 H레벨로 되고 내부 노드(121)는 L레벨로 된다. 따라서, 내부 노드(122)는 H레벨로 되고, 인버터(123)를 거쳐서 출력 노드(124)로 출력되는 신호 /ALIVE는 L레벨로 된다. 또, 내부 노드(119)는 내부 전원 노드(116)가 H레벨이기 때문에 L레벨, 내부 노드(120)는 외부 전원 노드(113)가 H레벨이며 내부 노드(121)가 L레벨이기 때문에, H레벨로 된다. 따라서, 노드(121)로는 외부 전원 노드(114)로부터 전류는 공급되지 않아 L레벨 그대로이고, 출력 노드(124)로 출력되는 신호 /ALIVE는 L레벨로 유지된다.
다음에, 신호 /ALIVE가 입력되는 VDCS 회로의 회로 구성에 대해서 설명한다. 도 14를 참조하면, 신호 /ALIVE가 입력되는 VDCS 회로(81B)는 VDCS 회로(81)에 부가하여, N채널 MOS 트랜지스터(8118), (8119)를 포함한다.
N채널 MOS 트랜지스터(8118)는 ALIVE 회로(100)로부터 출력되는 신호 /ALIVE를 구동 입력으로서 받아 동작한다. N채널 MOS 트랜지스터(8119)는 VDCS 회로(81B)를 활성화하는 신호 ACT를 구동 입력으로서 받아 동작한다. 이하의 동작 설명에 있어서는 신호 ACT는 상시 온으로 하고, 따라서 N채널 MOS 트랜지스터(8119)는 상시 온 상태로 한다.
파워온 직후에는 신호 /ALIVE는 H레벨이기 때문에, N채널 MOS 트랜지스터(8118)는 온하고, 내부 노드(814)의 전위 레벨은 통상 동작시에 비해 상대적으로 내려간다. 따라서, 구동 회로(812)는 외부 전원 노드(816)로부터 내부 전원 노드(817)로 보다 많은 전류를 공급하여, 내부 전원 노드(817)로의 충전을 촉진한다. 즉, VDCS 회로(81B)는 내부 전원 전위 int.VDD를 조기에 상승시키려고 동작한다.
그리고, 내부 전원 전위 int.VDD가 상승하면, 신호 /ALIVE는 L레벨로 되고, N채널 MOS 트랜지스터(8118)는 오프한다. 그리고, 차동 증폭 회로(811)로부터 출력되는 내부 노드(814)의 전위 레벨은 통상 레벨로 되돌아간다.
또한, 도 14에 있어서는 실시예 8에 있어서 설명한 VDCS 회로(81)에 신호 /ALIVE가 입력되는 경우에 대해서 설명했지만, 실시예 9에 있어서 설명한 VDCS회로(81A)에 있어서 마찬가지인 구성으로 신호 /ALIVE가 입력되도록 해도 좋다.
또한, 상기에서는 VDCS 회로에 대해서 설명했지만 VDCP 회로에 대해서도 마찬가지로, 실시예 7에 있어서 E/W대에 배치되는 ×16 비트용의 VDCP 회로(82)의 어느 하나에 ALIVE 회로(100)가 접속된다.
또한, E/W에 VDCP 회로(82A)가 배치될 때는 VDCP 회로(82A)의 어느 하나에 ALIVE 회로(100)가 접속되도록 해도 좋다.
여기서, 일반적으로 VDCS 회로 및 VDCP 회로는 각각 복수 배치되고, 모든 VDCS 회로의 출력은 하나에 접속되고 또한 모든 VDCP 회로의 출력도 하나에 접속된다.
실시예 10에 있어서는 E/W대에 적어도 1개 이상 배치되는 ×16 비트용의 VDCS 회로(81)(또는 VDCS 회로(81A))의 어느 하나에만 ALIVE 회로(100)가 접속되고, N/S대에 배치되는 ×32 비트용의 VDCS 회로(83)(또는 VDCS 회로(83A))는 ALIVE 회로를 갖지 않는다. 또, VDCP 회로에 대해서도 마찬가지로, E/W 대에 적어도 1개 이상 배치되는 ×16 비트용의 VDCP 회로(82)(또는 VDCP 회로(82A))의 어느 하나에만 ALIVE 회로(100)가 접속되고, N/S대에 배치되는 ×32 비트용의 VDCP 회로(84)(또는 VDCP 회로(84A))는 ALIVE 회로를 갖지 않는다.
이상과 같이, 실시예 10에 의하면 반도체 기억장치는 필요최소한의 ALIVE 회로(100)를 구비하도록 했으므로, 장치를 조기에 상승시킴과 동시에 저전력화에 대해서도 배려하며, 더 나아가서는 불필요한 ALIVE 회로를 마련하지 않는 것에 의해 장치의 소형화에도 공헌할 수 있다.
(데이터 버스 구성)
(실시예 11)
실시예 11에 있어서는 주변 패드 배치에 대응한 최적한 데이터 버스가 구성된다. 우선, 비교로서 TSOP 패키지시의 종래의 중앙 패드 배치에 있어서의 데이터 버스의 레이아웃을 도 15에 도시한다.
도 15는 반도체 기억 장치를 데이터 전송의 면에서 개념적으로 도시한 도면으로서, 반도체 기억장치는 뱅크(201)∼(204), DQ 패드(205), 국부 I/O선(206), 데이터 버스(207)를 포함한다.
뱅크(201)∼(204)는 복수의 메모리 셀을 포함하는 메모리 셀 어레이이다.
DQ 패드(205)는 외부와 신호를 주고받는 단자이다.
국부 I/O선(206)(이하, LIO 선(206)이라고 칭한다)는 각 뱅크(201)∼(204)와 데이터 버스(207)의 데이터의 수수를 실행하는 I/O선으로서, 도면중 각 뱅크와 데이터 버스(207)를 접속하는 화살표 전부가 포함된다.
데이터 버스(207)는 반도체 기억 장치 상에 배선된 데이터 버스이다.
중앙 패드 배치 시에는 칩 중앙에 DQ 패드(205) 및 그 근방에 입출력 회로(도시하지 않음)가 배치되어 있기 때문에, 각 뱅크(201)∼(204)로부터 LIO선(206)을 거쳐서 리드된 데이터는 칩 중앙부에 레이아웃되어 각 뱅크(201)∼(204)에 접속되는 데이터 버스(207)를 거쳐서 입출력 회로 및 DQ 패드(205)로 출력된다.
도 16을 참조하면, 이 실시예 11에 따른 데이터 버스의 레이아웃을 도시한다. DQ 패드(205)는 주변 패드 배치에 대응하여 E/W대에 배치된다. 데이터버스(207)는 각 뱅크 사이 및 E/W대의 뱅크단에 배선된다. 또, 데이터는 각 뱅크로부터 부호(2071)로 도시되는 중앙의 데이터 버스에 리드된다.
주변 패드 배치시는 E/W대에 DQ 패드(205) 및 그 근방에 입출력 회로(도시하지 않음)가 배치되기 때문에, 각 뱅크(201)∼(204)로부터 LIO선(206)을 거쳐서 리드된 데이터를 E/W대의 DQ 패드(205)까지 전송할 필요가 있다. 그래서, 실시예 11에 있어서는 각 뱅크로부터의 데이터의 리드는 중앙의 데이터 버스(2071)에 실행하고, 뱅크 사이를 경유하여 E/W대에 배치된 입출력 회로 및 DQ 패드로 데이터를 전송하도록 하고 있다. 또한, 라이트시에 대해서도 신호 루트는 마찬가지이다.
여기서, 각 뱅크를 반전시켜 LIO선(206)을 칩 외단(外端)을 향해 E/W대에 배선된 데이터 버스(207)에 데이터를 리드하는 방법은 도 16에 도시한 레이아웃의 경우에 비해 데이터의 최장 경로가 길어지기 때문에 바람직하지 않다.
실시예 11에 의하면, 상술한 바와 같이 주변 패드 배치에 있어서 최적의 데이터 버스 구성으로 했으므로, 반도체 기억장치는 다양한 패키지에 대응 가능하고, 또한 데이터 전송 지연에 따른 특성 열화에 대해 배려한 반도체 기억 장치를 실현할 수 있다.
(실시예 12)
실시예 12에 있어서는 실시예 11에 있어서 데이터 버스의 각처에 이퀄라이즈 회로가 배치된다. 데이터 버스는 상보 데이터선(쌍선)으로 구성된다. 그리고, 실시예 11에 있어서 도시한 데이터 버스 구성은 주변 패드 배치의 경우에 있어서 최적한 데이터 버스 구성이기는 하지만, 종래의 중앙 패드 배치에 비하면 데이터의 최장 경로는 길어진다. 그래서, 이퀄라이즈 회로가 데이터 버스 각처에 배치되어 데이터의 지연이 방지된다.
도 17은 도 16에 있어서 도시한 데이터 버스(207)에 있어서, 이퀄라이즈 회로(208)를 각처에 배치한 예를 도시한 도면이다. 이퀄라이즈 회로(208) 자체는 데이터 버스(207)를 구성하는 쌍선에 접속되는 N채널 MOS 트랜지스터이며, 소정의 타이밍에서 N채널 MOS 트랜지스터를 온하여 쌍선의 전위 레벨을 동일하게 하는 것이다.
실시예 12에 의하면, 데이터 버스(207)의 각처에 이퀄라이즈 회로(208)를 배치했으므로, 데이터 전송시의 데이터의 열화를 방지할 수 있다.
(실시예 13)
도 18을 참조하면, 이 실시예 13에 따른 데이터 버스(207)의 레이아웃을 도시한다. 실시예 13에 있어서는 중앙에 배선된 데이터 버스(2071)로부터 E/W대에 배치된 DQ 패드(205)로의 경로로서, N/S대에 데이터 버스(207)가 배선된다. 이 실시예 13에 따른 데이터의 최장 경로는 실시예 11에서 도시한 경우와 동등하다.
실시예 13에 의하면 실시예 11과 마찬가지로, 주변 패드 배치에 있어서 최적의 데이터 버스 구성으로 했으므로, 반도체 기억장치는 다양한 패키지에 대응할 수 있고, 또한 데이터 전송 지연에 따른 특성 열화에 대해 배려한 반도체 기억 장치를 실현할 수 있다.
(실시예 14)
실시예 14에 있어서는 계층 I/O 구성의 메모리 셀 어레이일 때의 최적의 데이터 버스가 구성된다. 도 19를 참조하면, 이 실시예 14에 따른 데이터 버스(207)의 레이아웃을 도시한다. 계층 I/O 구성에 있어서는 글로벌 I/O선(209)(도면 중 각 뱅크와 데이터 버스(207)를 접속하는 화살표 전부가 포함된다)을 거쳐서 E/W대에 평행하게 각 뱅크로부터 데이터가 입출력된다. 그래서, 실시예 14에 있어서는 각 뱅크로부터의 데이터는 중앙의 데이터 버스(2072)에 리드되고, E/W대에 배치된 입출력 회로 및 DQ 패드로 전송된다.
실시예 14에 의하면, 계층 I/O 구성의 메모리 셀 어레이일 때에 주변 패드 배치에 있어서의 최적한 데이터 버스 구성으로 했으므로, 계층 I/0이더라도 다양한 패키지에 대응할 수 있는 반도체 기억 장치를 실현할 수 있다.
(실시예 15)
실시예 15에 있어서는 주변 패드 배치시의 데이터 버스 길이의 단축화를 목적으로 해서 각 뱅크는 분할되고, 분할된 각 뱅크 사이에 데이터 버스가 배선된다. 도 20을 참조하면, 반도체 기억 장치에 있어서의 각 뱅크(201)∼(204)는 각각 뱅크(2011), (2012), 뱅크(2021), (2022), 뱅크(2031), (2032) 및 뱅크(2041), (2042)로 N/S방향에서 2분할된다. 그리고, 뱅크(2012)와 뱅크(2042)가 배치 교환되고, 뱅크(2022)와 뱅크(2032)가 배치 교환된다. 그리고, 분할되는 것에 의해 생긴 공간에 데이터 버스(2073), (2074)가 배선되고, 각 뱅크와 LIO선(206)을 거쳐서데이터의 수수가 실행된다.
도 20에 도시하는 바와 같이 뱅크를 분할하는 것에 의해, 데이터 버스 길이는 대폭 단축된다.
실시예 15에 의하면, 각 뱅크를 분할하고 일부의 뱅크의 배치를 교환하는 것에 의해 NORTH 측으로부터 SOUTH 측으로의 데이터 전송을 실행하지 않도록 했으므로, 주변 패드 배치이더라도 데이터 버스 길이를 단축할 수 있고, 데이터 전송 지연에 따른 특성 열화에 대해 배려한 반도체 기억 장치를 실현할 수 있다.
(VDC 회로의 배치)
(실시예 16)
실시예 16에 있어서는 N/S대에 배치되는 VDC 회로는 N/S대를 따른 주변부에 배선되는 내부 전원선인 VDDS 선의 하부에 배치된다. 우선, 비교로서 도 21에 중앙 패드 배치시의 VDC 회로의 배치예를 도시한다. 도 21은 반도체 기억 장치의 NORTH측(SOUTH 측에서도 마찬가지)만을 도시한 것으로서, NORTH단에 내부 전원선인 VDDS선이 배선되고, 뱅크 사이에 VDD 패드(11) 및 VDC 회로(8)가 배치되어 있다.
도 22는 실시예 16에 따른 주변 패드 배치시의 VDC 회로(8)의 배치를 도시한 도면이다. 도 22도 도 21과 마찬가지로, 반도체 기억 장치의 NORTH측만을 도시하고 있다. VDD 패드(11) 및 VDC 회로(8)는 뱅크 사이가 아니라 NORTH단을 따라 배치되고, VDC 회로(8)는 VDDS선의 하부에 배치된다.
실시예 16에 의하면, 주변 패드 배치에 대응하여 VDC 회로(8)를 뱅크 사이에서 N/S대로 재배치했으므로, 뱅크 사이를 좁힐 수 있고 칩의 소형화를 도모할 수 있다.
(실시예 17)
실시예 17은 소형의 VDC 회로를 분산 배치하는 것에 의해 더 장치의 소형화를 도모한 것이다. 도 23을 참조하면, VDC 회로(8A)는 소형의 것이 이용되고, N/S대로 연장하는 외부 전원선인 VDD 선의 하부에 분산 배치된다.
또한, VDC 회로는 VDC 회로를 구성하는 회로중, 구동 회로가 구조상 크고 차동 증폭 회로는 작기 때문에, VDC 회로 중의 구동 회로만을 분산 배치시키고, 차동 증폭 회로에 대해서는 분산화하지 않도록 해도 좋다. 단, 이 경우에는 차동 증폭 회로로부터 구동 회로까지의 경로가 길어져 노이즈에 대한 배려가 필요하다.
혹은, 분산 배치된 구동 회로의 수개 마다 1개 차동 증폭 회로가 구비되도록 해도 좋다. 구동 회로 2개에 차동 증폭 회로 1개 정도이면, 차동 증폭 회로와 구동 회로의 거리는 짧게 할 수 있으며, 노이즈 내성도 열화하지 않는다.
이와 같이, 실시예 17에 의하면 소형의 VDC 회로(8A)를 N/S대를 따라 분산 배치하도록 했으므로, 더 장치의 소형화를 도모할 수 있다.
(실시예 18)
실시예 18에 있어서는 한층더 장치의 소형화를 목적으로 소형의 VDC 회로(8B)가 메모리 셀 어레이상의 센스 앰프대에 분산 배치된다.
도 24를 참조하면, VDC 회로(8B)는 소형의 것이 이용되고, 메모리 셀 어레이상의 센스 앰프대에 분산 배치된다. 외부 전원선인 VDD 선은 N/S대에 배선되고, 또 그것으로부터 분선(分線)해서 메모리 셀 어레이 상에 배선된다. 일반적으로, VDD선은 내부 전원선인 VDDS선에 비해 선수가 적기 때문에, 1개소의 단선이 회로에 미치는 영향이 크고, 그 의미에서 이 실시예 18은 종래에 비해 전체로서 VDD선의 강화로 연계되어 있다.
이상과 같이, 실시예 18에 의하면 VDC 회로(8B)를 센스 앰프대에 분산 배치하도록 했으므로, N/S단에 VDC 회로용의 공간을 마련할 필요가 없어 장치의 소형화를 한층더 실현할 수 있고, 또 외부 전원선의 강화도 도모할 수 있다.
(전압 모드 전환 회로)
(실시예 19)
실시예 19에 있어서는 반도체 기억장치는 다양한 패키지에 대응할 수 있는 동시에, 동작 전압에 대해서도 전환할 수 있게 하고, 또한 1칩으로 다양한 사용형태에 대응할 수 있는 구성으로 된다.
이 실시예 19에 있어서는 동작 전원 전압에 있어서 통상 전압의 3.3V 동작과 저전압의 2.5V 동작의 전환이 가능하고, 또 인터페이스 사양에 있어서 통상의 TTL 인터페이스 사양과 1.8V 인터페이스 사양의 전환이 가능하다. 전환은 본딩 옵션으로 실행한다.
도 25는 이 실시예 19에 따른 동작 전압 모드 전환 회로의 회로 구성을 도시한 도면이다. 도 25를 참조하면, 동작 전압 모드 전환 회로(301)는 전환 신호 발생 회로(311), 차동 증폭 회로(312), 구동 회로(313), 인버터(314), N채널 MOS 트랜지스터(315), 내부 노드(316), 외부 전원 노드(317), 내부 전원 노드(318)로 이루어진다.
전환 신호 발생 회로(311)는 전압 선택 패드(3111), 인버터(3112), 저항(3113), 출력 노드(3114)로 이루어진다. 출력 신호 /ψLV는 어셈블리 공정에 있어서 전압 선택 패드(3111)를 VDD 패드에 와이어링할지의 여부에 따라 전환된다. 즉, 동작 전원의 전압 사양이 3.3V 일 때는 전압 선택 패드(3111)에 아무것도 와이어링하지 않는 것에 의해, 전환 신호 발생 회로(311)는 /ψLV를 H레벨에서 출력 노드(3114)로 출력한다. 또, 동작 전원의 전압 사양이 2.5V 일 때는 전압 선택 패드(3111)는 VDD 패드와 와이어에 의해 접속되고, 전환 신호 발생 회로(311)는 /ψLV를 L레벨에서 출력 노드(3114)로 출력한다.
차동 증폭 회로(312)는 P채널 MOS 트랜지스터(3121), (3122), N채널 MOS 트랜지스터(3123)∼(3125)로 이루어진다. N채널 MOS 트랜지스터(3123)는 내부 전원 전위 int.VDD를 구동 전위로서 입력하여 동작한다. N채널 MOS 트랜지스터(3124)는 기준 전위 VREF를 구동 전위로서 입력하여 동작한다. 기준 전위 VREF는 통상 전압시의 내부 전원 전압 int.VDD의 목표 전압으로서, 임의로 설정할 수 있다. N채널 MOS 트랜지스터(3125)는 전환 신호 발생 회로(311)로부터의 출력 /ψLV를 구동 전위로서 입력한다.
차동 증폭 회로(312)는 /ψLV가 H레벨에 있을 때는 내부 전원 전위 int.VDD와 기준 전위 VREF의 전위차를 증폭하여 내부 노드(316)로 출력한다. 또, 차동 증폭 회로(312)는 /ψLV가 L레벨에 있을 때는 동작하지 않는다. /ψLV가 L레벨에 있을 때는 N채널 MOS 트랜지스터(315)가 온하기 때문에, 내부 노드(316)의 전위 레벨은 상시 L레벨로 된다.
구동 회로(313)는 P채널 MOS 트랜지스터(3131)로 이루어진다. P채널 MOS 트랜지스터(3131)는 내부 노드(316)의 전위를 구동 전위로서 입력하여 동작한다. P채널 MOS 트랜지스터(3131)는 내부 노드(316)가 L레벨에 있을 때는 온하여 외부 전원 노드(317)로부터 내부 전원 노드(318)로의 충전을 실행하고, 내부 노드(316)가 H레벨에 있을 때는 오프하여 내부 전원 노드(318)로의 충전을 실행하지 않는다.
지금, 반도체 기억 장치가 3.3V 사양일 때는 어셈블리 공정에 있어서 전압 선택 패드(3111)에는 아무것도 와이어링을 하지 않는다. 이것에 의해, 전환 신호 발생 회로(311)는 /ψLV를 H레벨에서 출력한다. 차동 증폭 회로(312)는 /ψLV가 H레벨일 때는 내부 전원 전위 int.VDD와 기준 전위 VREF의 전위차를 증폭하여 내부 노드(316)로 출력한다. 한편, N채널 MOS 트랜지스터(315)는 오프하기 때문에, N채널 MOS 트랜지스터(315)는 내부 노드(316)의 전위 레벨에 영향을 미치지 않는다. 그리고, 구동 회로(313)는 내부 노드(316)의 전위 레벨에 따라 P채널 MOS 트랜지스터(3131)를 온오프하여 외부 전원 노드(317)로부터 내부 전원 노드(318)로의 전류 공급을 조정한다. 이것에 의해, 외부 전원 노드(317)에 인가되는 전위 3.3V는 내부 전원 노드(318)에 있어서 기준 전위 VREF 레벨로 강압된다.
한편, 반도체 기억 장치가 2.5V 사양일 때는 어셈블리 공정에 있어서 전압선택 패드(3111)를 VDD 패드와 와이어링한다. 이것에 의해, 전환 신호 발생 회로(311)는 /ψLV를 L레벨에서 출력한다. 차동 증폭 회로(312)는 /ψLV가 L레벨일 때는 N채널 MOS 트랜지스터(3125)가 오프하기 때문에 동작하지 않는다. 한편, N채널 MOS 트랜지스터(315)는 온상태로 되기 때문에, 내부 노드(316)는 상시 L레벨로 된다. 따라서, 구동 회로(313)에서는 P채널 MOS 트랜지스터(3131)가 상시 온상태로 되기 때문에, 내부 전원 노드(318)의 내부 전원 전위 int.VDD는 외부 전원 전위의 2.5V로 된다.
도 26은 이 실시예 19에 따른 인터페이스 전압 모드 전환 회로의 회로 구성을 도시한 도면이다. 도 26을 참조하면, 인터페이스 전압 모드 전환 회로(302)는 전환 신호 발생 회로(321), TTL 인터페이스용 입력 회로(322), 1.8V 인터페이스용 입력 회로(323), NAND 회로(324), 인버터(325)∼(328)를 포함한다.
전환 신호 발생 회로(321)는 전압 선택 패드(3211), 인버터(3212), 저항(3213), 출력 노드(3214)로 이루어진다. 출력 신호 /ψIO는 어셈블리 공정에 있어서 전압 선택 패드(3211)를 VDD 패드에 와이어링할지의 여부에 따라 전환된다. 즉, 인터페이스 사양이 TTL 인터페이스일 때는 전압 선택 패드(3211)에 아무것도 와이어링하지 않는 것에 의해, 전환 신호 발생 회로(321)는 출력 신호 /ψIO를 H레벨에서 출력 노드(3214)로 출력한다. 또, 인터페이스 사양이 1.8V 인터페이스일 때는 전압 선택 패드(3211)는 VDD 패드와 와이어에 의해 접속되고, 전환 신호 발생 회로(321)는 출력 신호 /ψIO를 L레벨에서 출력 노드(3214)로 출력한다.
TTL 인터페이스용 입력 회로(322) 및 1.8V 인터페이스용 입력 회로(323)는각각 입력 신호에 대한 임계값이 다른 NOR 게이트이다.
지금, 출력 신호 /ψIO가 H레벨이면, 노드(330)는 H레벨 고정으로 된다. 한편, TTL 인터페이스용 입력 회로(322)에 입력되는 출력 신호 ψIO는 L레벨이므로, TTL 인터페이스용 입력 회로(322)는 외부 입력 단자(331)로부터 입력되는 외부 입력 신호(예를 들면 어드레스 신호 ext.Add 등)에 따라 동작한다. 따라서, 외부 입력 신호는 TTL 인터페이스용 입력 회로(322)의 임계값에 따라 논리 레벨이 결정되고, 인버터(325), NAND 회로(324) 및 인버터(327)를 거쳐서 회로 내부로 출력된다.
또, 출력 신호 /ψIO가 L레벨일 때는 1.8V 인터페이스용 입력 회로(323)는 외부 입력 단자(331)로부터 입력되는 외부 입력 신호에 따라 동작한다. 한편, TTL 인터페이스용 입력 회로(322)에 입력되는 출력 신호 ψIO는 H레벨이므로, 노드(329)는 H레벨 고정으로 된다. 따라서, 외부 입력 신호는 1.8V 인터페이스용 입력 회로(323)의 임계값에 따라 논리 레벨이 결정되고, 인버터(326), NAND 회로(324) 및 인버터(327)를 거쳐 회로 내부로 출력된다.
이상과 같이, 실시예 19에 의하면, 본딩 옵션에 의해 동작 전압 및 인터페이스 전압의 각 사양을 교체할 수 있도록 했으므로, 어셈블리 공정에서 제품을 분리 제조할 수 있어 생산 컨트롤이 용이하게 된다.
(실시예 20)
실시예 20은 실시예 19에 있어서 설명한 전환 신호 발생 회로(311), (321) 대신에, 각각 전환 신호 발생 회로(31lA), (321A)가 이용된다.
전환 신호 발생 회로(31lA)와 전환 신호 발생 회로(321A)는 구조가 동일하므로, 이하 전환 신호 발생 회로(31lA)에 대해서 설명한다.
전환 신호 발생 회로(31lA)는 전환 신호를 발생하기 위해서 패드와 퓨즈를 겸비한다. 도 27을 참조하면, 전환 신호 발생 회로(31lA)는 전환 신호 발생 회로(311)에 부가하여 퓨즈(3115)를 더 구비한다. 출력 신호 /ψLV는 전압 선택 패드(3111)를 VDD 패드에 와이어링할지의 여부에 부가하여, 퓨즈(3115)를 레이저 블로할지의 여부에 따라서도 전환된다.
BGA 패키지 등의 소형 패키지나 ×32 비트 등의 다핀 구성의 경우는 공간적인 문제로 인해 패드로의 와이어링이 곤란한 경우도 있다. 이러한 경우, 퓨즈(3115)로의 레이저 블로의 유무에 따라, 전환 신호 발생 회로(31lA)의 출력 신호/ψLV의 전환이 가능해진다.
또, 와이어링, 레이저 블로 어느 수단이든 취할 수 있는 경우로서 잘못하여 레이저 블로해 버린 경우에도, 이 실시예 20에 있어서는 와이어링에 의해 복원할 수 있다.
실시예 20에 의하면, 제품 사양을 교체하기 위한 수단으로서 본딩 옵션과 레이저 블로의 2개의 수단을 구비했으므로, 어느 하나의 사양이 곤란한 경우에 있어서도 확실하게 제품의 분리 제조를 실행할 수 있다.
이번에 개시된 실시예는 모든 점에서 예시로서 제한적인 것은 아니라고 고려해야 할 것이다. 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허청구범위에 의해서 나타내지고, 특허청구범위와 균등한 의미 및 범위 내에서의 모든 변경이포함되는 것이 의도된다.
본 발명에 따르면, 다양한 패키지에 대응할 수 있는 반도체 기억 장치를 얻을 수 있다.

Claims (3)

  1. 다양한 패키지에 대응할 수 있는 직사각형의 반도체 기억 장치로서,
    외부로부터 입력되는 데이터를 기억하는 기억 소자와,
    상기 기억 소자가 외부와 전원, 데이터 및 신호를 각각 주고받기 위한 복수의 본딩 패드를 구비하고,
    당해 반도체 기억 장치의 대향하는 2변의 각각의 중앙부 근방에 제 1 전원 패드 및 제 1 접지 패드가 배치되고,
    상기 2변과는 상이한, 다른 2변의 각각에 따른 주변부에 제 2 전원 패드 및 제 2 접지 패드를 포함하는 다른 본딩 패드가 배열되는 반도체 기억 장치.
  2. 제 1항에 있어서,
    상기 기억 소자는,
    복수의 메모리 셀을 포함하는 메모리 셀 어레이와,
    상기 본딩 패드에 포함되는 데이터 입출력 패드에 접속되어 외부와 데이터의 입출력을 실행하는 입출력 회로와,
    상기 메모리 셀 어레이와 상기 입출력 회로 사이의 데이터의 전송을 실행하는 데이터 버스를 포함하고,
    상기 메모리 셀 어레이는 당해 반도체 기억장치를 중앙에서 종횡으로 구분하여 형성되는 4개의 영역의 각각으로 분할해서 배치된 4개의 뱅크로 이루어지고,
    상기 입출력 회로는 상기 본딩 패드의 열과 함께 상기 다른 2변을 따른 주변부에 배치되고,
    상기 데이터 버스는 상기 각 뱅크 사이 및 상기 다른 2변을 따라 배치되고,
    상기 각 뱅크는 상기 다른 2변에 평행한 상기 뱅크 사이에 배치된 중앙의 데이터 버스와 접속되는 반도체 기억 장치.
  3. 내부 전원 전압 및 인터페이스 전압의 각각을 전환할 수 있는 반도체 기억 장치로서,
    상기 내부 전원 전압을 전환하는 제 1 전환 신호를 발생하는 제 1 전환 신호 발생 회로와,
    상기 인터페이스 전압을 전환하는 제 2 전환 신호를 발생하는 제 2 전환 신호 발생 회로와,
    상기 제 1 전환 신호에 따라서 외부 전원 전압을 소정의 내부 전원 전압으로 변환해서 내부 전원 노드로 출력하는 내부 전원 발생 회로와,
    상기 제 2 전환 신호에 따라서 외부 입력 신호의 논리 레벨을 결정하는 전압의 임계값을 전환하는 입력 회로를 구비하고,
    상기 제 1 전환 신호 발생 회로는 제 1 본딩 패드를 포함하고, 상기 제 1 본딩 패드에 소정의 전위가 공급되는 와이어를 접속할지의 여부에 따라서 상기 제 1전환 신호를 발생하고,
    상기 제 2 전환 신호 발생 회로는 제 2 본딩 패드를 포함하고, 상기 제 2 본딩 패드에 소정의 전위가 공급되는 와이어를 접속할지의 여부에 따라서 상기 제 2 전환 신호를 발생하는 반도체 기억 장치.
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