JP2003133365A - 半導体記憶装置 - Google Patents

半導体記憶装置

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Abstract

(57)【要約】 【課題】 多様なパッケージに対応可能な半導体記憶装
置を提供する。 【解決手段】 パッド列は、ＥＡＳＴ帯およびＷＥＳＴ
帯（Ｅ／Ｗ帯）に沿ってチップ周辺に配置される。周辺
パッド配置であってもＴＳＯＰに対応可能とするため、
ＶＤＤパッド１１およびＶＳＳパッド１２がＮＯＲＴＨ
帯およびＳＯＵＴＨ帯（Ｎ／Ｓ帯）の中央部近傍の端部
に配置される。さらに、ＴＳＯＰ時のフレーム設計を考
慮して、パッド列の端部の一部のパッドがピン配列と逆
順に配置される。また、フレーム設計に対する考慮が不
要なパッケージ用に、ピン配列と同順のＶＤＤＱパッド
１９およびＶＳＳＱパッド２０がさらに配置される。一
方、ＢＧＡパッケージでの使用を考慮して、パッド列の
最端部の各々にＶＤＤパッド１７およびＶＳＳパッド１
８が対で配置される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、多様なパッケージに対応可能なパッド配
置、回路配置および回路構成を備える半導体記憶装置に
関する。
【０００２】
【従来の技術】近年、半導体記憶装置においては、大容
量化が進むとともに、実装密度を向上させるため、ＢＧ
Ａ（Ball Grid Array）パッケージやＭＣＰ（Multi Chi
p Package）など、パッケージの小型化が進んでいる。
【０００３】半導体記憶装置上のパッド配置について
は、ＢＧＡパッケージでパッケージされる時は、ＢＧＡ
の構造上、周辺パッド配置の構成がとられる。また、Ｍ
ＣＰでパッケージされる時についても、半導体チップを
積層する構造上、ＢＧＡパッケージと同様に周辺パッド
配置の構成がとられる。
【０００４】一方、ＴＳＯＰ（Thin Small Outline Pac
kage）でパッケージされる時には、リードフレームを使
用するため、周辺パッド配置とするとリードフレームの
設計が難しく、ＬＯＣ（Lead On Chip）構造を用いた中
央パッド配置の構成がとられている。
【０００５】図２８は、ｘ３２ビット構成のＤＲＡＭ
（Dynamic Random Access Memory）におけるＴＳＯＰの
ピン配置を示した図である。このピン配置では、電源系
のピン（ＶＤＤ，ＶＳＳ，ＶＤＤＱ，ＶＳＳＱで表わさ
れたピン）、データピン（ＤＱｉで表わされたピン）、
アドレスピン（Ａｉで表わされたピン）および制御信号
ピン（ＣＬＫ，ＣＫＥ，ＷＥ，ＲＡＳ，ＣＡＳ，ＣＳな
どで表わされたピン）などが２辺に沿って配置されてい
る。なお、符号１３Ａについては、後述する。
【０００６】また、図２９は、図２８に示されたＴＳＯ
Ｐに対応した従来のｘ３２ビット構成ＤＲＡＭのパッド
配置を示した図である。このＤＲＡＭは、ＴＳＯＰに対
応するため、パッケージのピン配列と同順に、かつ、中
央部にパッドが配列されている。
【０００７】
【発明が解決しようとする課題】一方で、従来のよう
に、半導体装置のパッケージ方法により半導体記憶装置
のパッド配置の構成が異なることは、製造コストの削
減、多様な製品品種への対応などの面から望ましくな
い。
【０００８】また、半導体記憶装置を語構成の観点から
とらえると、多ピンとなるｘ３２ビット構成時は、たと
えば、ｘ３２ビット構成のＴＳＯＰを周辺パッド配置で
実現しようとすると、リードフレームのスペースを確保
する関係上、装置が全体として大型化するという問題が
あった。
【０００９】一方、ｘ１６ビット以下の場合には、ピン
数が少なく、ｘ１６ビット構成のＢＧＡパッケージやＭ
ＣＰを考慮すると周辺パッド配置が望ましく、さらにＭ
ＣＰを考慮すれば２辺のみに配置することが望ましい。
【００１０】この問題は、上述ではｘ１６ビットとｘ３
２ビットとを境目に多ピンの定義をしたが、将来さらな
る微細化技術が進んだときに、ｘ３２ビットとｘ６４ビ
ットとにおいても、さらにはその上の多ビット構成化に
おいても、同様の問題が発生し得ると考えられる。
【００１１】そして、近年ますます進展する高密度実装
化に伴い、半導体記憶装置は、多様なパッケージに対応
可能であるとともに、パッケージの小型化に対応可能な
ものでなければならない。
【００１２】そこで、この発明は、かかる課題を解決す
るためになされたものであり、その目的は、多様なパッ
ケージに対応可能な半導体記憶装置を提供することであ
る。
【００１３】また、この発明の別の目的は、異なる語構
成のいずれにも対応可能な半導体記憶装置を提供するこ
とである。
【００１４】さらに、この発明の別の目的は、上記目的
を達成する上でさらにパッケージの小型化を実現する半
導体記憶装置を提供することである。
【００１５】
【課題を解決するための手段】この発明によれば、半導
体記憶装置は、多様なパッケージに対応可能な矩形の半
導体記憶装置であって、外部から入力されるデータを記
憶する記憶素子と、記憶素子が外部と電源、データおよ
び信号をそれぞれやり取りするための複数のボンディン
グパッドとを備え、当該半導体記憶装置の対向する２辺
の各々の中央部近傍に、第１の電源パッドおよび第１の
接地パッドが配置され、２辺と異なる他の２辺の各々に
沿った周辺部に、第２の電源パッドおよび第２の接地パ
ッドを含む他のボンディングパッドが配列される。
【００１６】好ましくは、当該半導体記憶装置がＴＳＯ
Ｐによりパッケージされるとき、第１の電源パッドは外
部電源を供給するリードフレームと、第１の接地パッド
は接地されたリードフレームとそれぞれワイヤリングさ
れて使用され、当該半導体記憶装置がＢＧＡパッケージ
およびマルチチップパッケージのいずれかによりパッケ
ージされるとき、第２の電源パッドは外部電源を供給す
るリードフレームと、第２の接地パッドは接地されたリ
ードフレームとそれぞれワイヤリングされて使用され
る。
【００１７】好ましくは、半導体記憶装置は、第１の語
構成と、第１の語構成より大きい第２の語構成との切替
が可能であり、当該半導体記憶装置が第１の語構成で使
用されるとき、第２の電源パッドは外部電源を供給する
リードフレームと、第２の接地パッドは接地されたリー
ドフレームとそれぞれワイヤリングされて使用され、当
該半導体記憶装置が第２の語構成で使用されるとき、第
１の電源パッドは外部電源を供給するリードフレーム
と、第１の接地パッドは接地されたリードフレームとそ
れぞれワイヤリングされて使用される。
【００１８】好ましくは、半導体記憶装置は、第１の電
源パッドから供給される外部電源電位を内部電源電位に
変換する第１の電圧降下回路と、第２の電源パッドから
供給される外部電源電位を内部電源電位に変換する第２
の電圧降下回路とをさらに備え、第１の電圧降下回路
は、第１の電源パッドおよび第１の接地パッドの近傍に
配置され、第２の電圧降下回路は、第２の電源パッドお
よび第２の接地パッドの近傍に配置される。
【００１９】好ましくは、第１の電圧降下回路は、当該
半導体記憶装置がＴＳＯＰによりパッケージされるとき
に活性化され、第２の電圧降下回路は、当該半導体記憶
装置がＢＧＡパッケージおよびマルチチップパッケージ
のいずれかによりパッケージされるときに活性化され
る。
【００２０】好ましくは、第１の電圧降下回路および第
２の電圧降下回路の各々は、当該半導体記憶装置の内部
回路に内部電源電位を供給する内部電源ノードと、外部
電源電位が供給される外部電源ノードと、外部電源電位
を内部電源電位に変換して内部電源ノードに供給する内
部電源発生回路とを含み、当該半導体記憶装置は、第１
の語構成と、第１の語構成より大きい第２の語構成との
切替が可能であり、内部電源発生回路は、当該半導体記
憶装置が第１の語構成で使用されるとき、外部電源ノー
ドから内部電源ノードへ供給される電流量を抑制する。
【００２１】好ましくは、内部電源発生回路は、内部電
源電位と、内部電源電位の目標電位である基準電圧との
電位差を増幅して出力する差動増幅回路と、差動増幅回
路から出力された電位レベルに応じて外部電源ノードか
ら複数のノードを介して内部電源ノードに電流を供給す
る駆動回路と、当該半導体記憶装置が第１の語構成で使
用されるとき、複数のノードのうち少なくとも１つ以上
のノードの電流を遮断して、駆動回路が内部電源ノード
に供給する電流を抑制するように駆動回路の能力を切替
える切替回路とからなる。
【００２２】好ましくは、内部電源発生回路は、内部電
源電位と、内部電源電位の目標電位である基準電圧との
電位差を増幅して出力する差動増幅回路と、差動増幅回
路から出力された電位レベルに応じて外部電源ノードか
ら内部電源ノードに電流を供給する駆動回路と、当該半
導体記憶装置が第１の語構成で使用されるとき差動増幅
回路から出力される電位レベルを高くして、駆動回路が
内部電源ノードに供給する電流を抑制するように差動増
幅回路の能力を切替える切替回路とからなる。
【００２３】好ましくは、半導体記憶装置は、外部電源
投入後、内部電源電位が所定の電位になるまで活性化信
号を発生するパワーオン回路をさらに備え、第１の電圧
降下回路および第２の電圧降下回路は、それぞれ複数備
えられ、パワーオン回路は、複数備えられた第１の電圧
降下回路と第２の電圧降下回路とのそれぞれにおいて、
少なくとも１つずつ接続され、パワーオン回路が接続さ
れた第１の電圧降下回路および第２の電圧降下回路は、
パワーオン回路から受ける活性化信号に応じて、外部電
源ノードから内部電源ノードへ供給する電流量を増加さ
せる。
【００２４】好ましくは、他の２辺の各々に沿って配列
されたボンディングパッドの列の端部の各々に配置され
る複数のボンディングパッドは、当該半導体記憶装置が
封入されるパッケージのピン配列と逆順に配置される。
【００２５】好ましくは、第２の電源パッドおよび第２
の接地パッドは、他の２辺の各々に沿って配列されたボ
ンディングパッドの列の最端部の各々に配置される。
【００２６】好ましくは、他の２辺の各々に沿って配列
されるボンディングパッドの列は、第１の語構成で使用
される第３の電源パッドおよび第３の接地パッドの対
と、第１の語構成より大きい第２の語構成で使用される
第４の電源パッドおよび第４の接地パッドの対とを各々
少なくとも１対以上含み、第３の電源パッドおよび第３
の接地パッドの対並びに第４の電源パッドおよび第４の
接地パッドの対の各々は、他の２辺の各々に沿って配列
されるボンディングパッドの列の端部の各々に配置さ
れ、第３の電源パッドおよび第３の接地パッドは、当該
半導体記憶装置が封入されるパッケージのピン配列と同
順に配置され、第４の電源パッドおよび第４の接地パッ
ドは、当該半導体記憶装置が封入されるパッケージのピ
ン配列と逆順に配置される。
【００２７】好ましくは、記憶素子は、複数のメモリセ
ルを含むメモリセルアレイと、ボンディングパッドに含
まれるデータ入出力パッドに接続されて外部とデータの
入出力を行なう入出力回路と、メモリセルアレイと入出
力回路との間のデータの伝送を行なうデータバスとを含
み、メモリセルアレイは、当該半導体記憶装置を中央で
縦横に区分して形成される４つの領域のそれぞれに分割
して配置された４つのバンクからなり、入出力回路は、
ボンディングパッドの列とともに他の２辺に沿った周辺
部に配置され、データバスは、各バンク間および他の２
辺に沿って配置され、各バンクは、他の２辺に平行なバ
ンク間に配置された中央のデータバスと接続される。
【００２８】好ましくは、半導体記憶装置は、データバ
スを所定の期間、所定の電位に設定するイコライズ回路
をさらに備え、イコライズ回路は、入出力回路と各バン
クとを接続するデータバスのデータ経路上に、少なくと
も１つ以上配置される。
【００２９】好ましくは、記憶素子は、複数のメモリセ
ルを含むメモリセルアレイと、ボンディングパッドに含
まれるデータ入出力パッドに接続されて外部とデータの
入出力を行なう入出力回路と、メモリセルアレイと入出
力回路との間のデータの伝送を行なうデータバスとを含
み、メモリセルアレイは、当該半導体記憶装置を中央で
縦横に区分して形成される４つの領域のそれぞれに分割
して配置された４つのバンクからなり、入出力回路は、
ボンディングパッドの列とともに他の２辺に沿った周辺
部に配置され、データバスは、他の２辺に平行する当該
半導体記憶装置の中央部と、２辺および他の２辺とに沿
って配置され、各バンクは、他の２辺に平行なバンク間
に配置された中央のデータバスと接続される。
【００３０】好ましくは、記憶素子は、複数のメモリセ
ルを含むメモリセルアレイと、ボンディングパッドに含
まれるデータ入出力パッドに接続されて外部とデータの
入出力を行なう入出力回路と、メモリセルアレイと入出
力回路との間のデータの伝送を行なうデータバスとを含
み、メモリセルアレイは、階層Ｉ／Ｏ構成のメモリセル
アレイであって、当該半導体記憶装置を中央で縦横に区
分して形成される４つの領域のそれぞれに分割して配置
された４つのバンクからなり、入出力回路は、ボンディ
ングパッドの列とともに他の２辺に沿った周辺部に配置
され、データバスは、２辺に平行する当該半導体記憶装
置の中央部および他の２辺に沿って配置され、各バンク
は、２辺に平行なバンク間に配置された中央のデータバ
スと接続される。
【００３１】好ましくは、第１の電圧降下回路は、メモ
リセルアレイの電源を供給する電圧降下回路であり、当
該半導体記憶装置の外周に沿って配線される内部電源線
の下部に配置される。
【００３２】好ましくは、記憶素子は、複数のメモリセ
ルを含むメモリセルアレイと、第１の電源パッドから供
給される外部電源電位を内部電源電位に変換してメモリ
セルアレイに電源を供給する電圧降下回路とを含み、電
圧降下回路は、メモリセルアレイ上の各々のセンスアン
プ帯に小型化して配置され、第１の電源パッドと接続さ
れて２辺の各々に沿って配線される第１の外部電源線
と、第１の外部電源線と接続されてメモリセルアレイ上
に複数配線される第２の外部電源線とを介して第１の電
源パッドから外部電源電位が供給される。
【００３３】また、この発明によれば、半導体記憶装置
は、内部電源電圧およびインターフェース電圧の各々を
切替可能な半導体記憶装置であって、内部電源電圧を切
替える第１の切替信号を発生する第１の切替信号発生回
路と、インターフェース電圧を切替える第２の切替信号
を発生する第２の切替信号発生回路と、第１の切替信号
に応じて、外部電源電圧を所定の内部電源電圧に変換し
て内部電源ノードへ出力する内部電源発生回路と、第２
の切替信号に応じて、外部入力信号の論理レベルを決定
する電圧のしきい値を切替える入力回路とを備え、第１
の切替信号発生回路は、第１のボンディングパッドを含
み、第１のボンディングパッドに所定の電位が供給され
るワイヤを接続するか否かに応じて第１の切替信号を発
生し、第２の切替信号発生回路は、第２のボンディング
パッドを含み、第２のボンディングパッドに所定の電位
が供給されるワイヤを接続するか否かに応じて第２の切
替信号を発生する。
【００３４】好ましくは、第１の切替信号発生回路は、
第１のボンディングパッドに接続されるノードと内部電
源ノードとに接続される第１のヒューズをさらに含み、
第１のヒューズをレーザブローするか否かに応じて第１
の切替信号を発生するとともに、第１のヒューズが誤切
断されたとき、第１のボンディングパッドに所定の電位
が供給されるワイヤを接続するか否かに応じて第１の切
替信号を発生し、第２の切替信号発生回路は、第２のボ
ンディングパッドに接続されるノードと内部電源ノード
とに接続される第２のヒューズをさらに含み、第２のヒ
ューズをレーザブローするか否かに応じて第２の切替信
号を発生するとともに、第２のヒューズが誤切断された
とき、第２のボンディングパッドに所定の電位が供給さ
れるワイヤを接続するか否かに応じて第２の切替信号を
発生する。
【００３５】上述したように、この発明による半導体記
憶装置によれば、パッドの配置を周辺パッド配置とし、
ＴＳＯＰにおいても対応可能な配置構成としたので、従
来より周辺パッド配置構成をとるＢＧＡパッケージやＭ
ＣＰとともに多様なパッケージに対応が可能となる。
【００３６】また、第１の語構成時および第１の語構成
より大きい第２の語構成時のいずれに対しても対応可能
な周辺パッド配置の構成としたので、さらに多様な使用
態様にも対応が可能となる。
【００３７】また、この発明による半導体記憶装置によ
れば、周辺パッド配置に対応して電圧降下回路について
も周辺配置とし、かつ、可能な限り電源パッドの近傍に
配置するようにしたので、電源特性を劣化させることな
く、周辺パッド配置による多様なパッケージに対する対
応が可能となる。
【００３８】さらに、第２の語構成時に比べて消費電力
の少ない第１の語構成時において電圧降下回路の能力を
適正化したので、第１の語構成時において小電力化を図
ることができる。
【００３９】また、さらに、この発明による半導体記憶
装置によれば、必要最小限のパワーオン回路を備えるよ
うにしたので、電源投入後に装置を早期に立ち上げるこ
とができるとともに小電力化にも配慮し、さらには、不
要な回路を設けないことで装置全体の小型化にも貢献で
きる。
【００４０】また、さらに、この発明による半導体記憶
装置によれば、周辺パッド配置における最適なデータバ
スの構成としたので、多様なパッケージに対応可能であ
り、かつ、データ伝送遅れによる特性劣化に配慮した半
導体記憶装置が実現できる。
【００４１】さらに、データバスの各所にイコライズ回
路を配置したので、データ伝送時のデータの遅延を防止
することができる。
【００４２】また、さらに、この発明による半導体記憶
装置によれば、周辺パッド配置に対応した電圧降下回路
の配置としたので、これによっても装置の小型化を図る
ことができる。
【００４３】さらに、電圧降下回路をセンスアンプ帯に
分散配置することも可能としたので、さらなる装置の小
型化が実現できるとともに、さらに、外部電源線の強化
も図ることができる。
【００４４】また、さらに、この発明による半導体記憶
装置によれば、ボンディングオプションにより動作電圧
およびインターフェース電圧の各仕様を切替えられるよ
うにしたので、アセンブリ工程において製品の作り分け
が可能であり、生産コントロールが容易となる。
【００４５】さらに、ボンディングオプションに加え
て、ヒューズのレーザブローの有無によっても電圧仕様
を切替えられるようにしたので、いずれかの手段をとる
ことが困難な場合においても、確実に製品の作り分けを
行なうことができる。
【００４６】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。なお、図中同
一または相当部分には同一符号を付してその説明は繰返
さない。
【００４７】図１は、この発明における半導体記憶装置
を機能的に説明するための概略ブロック図である。
【００４８】図１を参照して、半導体記憶装置は、メモ
リセルアレイ１と、クロック制御回路２と、アドレスバ
ッファ３と、入出力バッファ４と、行アドレスデコーダ
５と、列アドレスデコーダ６と、センスアンプ／入出力
制御回路７と、電圧降下回路８（Voltage Down Convert
er、以下、ＶＤＣ回路８と称する。）とを備える。
【００４９】メモリセルアレイ１は、行列状に配置され
た複数のメモリセルと、各メモリセルと行アドレスデコ
ーダ５とを接続する複数のワード線と、各メモリセルと
センスアンプ／入出力制御回路７とを接続する複数のビ
ット線対とを含む。
【００５０】アドレスバッファ３は、外部から受けるア
ドレス信号Ａ０〜Ａｎをラッチして、クロック制御回路
２から受けるクロック信号ＣＬＫに同期してアドレス信
号を出力する。
【００５１】クロック制御回路２は、外部からクロック
信号ＣＬＫ，クロックイネーブル信号ＣＫＥ，ロウアド
レスストローブ信号／ＲＡＳ，コラムアドレスストロー
ブ信号／ＣＡＳ，ライトイネーブル信号／ＷＥを含む信
号を受ける。そして、クロック制御回路２は、ロウアド
レスストローブ信号／ＲＡＳおよびコラムアドレススト
ローブ信号／ＣＡＳの各制御信号の論理レベルの変化に
応じて、アドレスバッファ３が取込んだアドレス信号Ａ
０〜Ａｎが行アドレス信号であるか列アドレス信号であ
るかを判断する。そして、クロック制御回路２は、アド
レス信号Ａ０〜Ａｎが行アドレス信号であると判断する
と、クロック信号ＣＬＫに同期して行アドレスデコーダ
５を活性化する信号を行アドレスデコーダ５へ出力す
る。
【００５２】行アドレスデコーダ５は、クロック制御回
路２から受けた信号に応じて活性化されると、アドレス
バッファ３から取込んだアドレス信号Ａ０〜Ａｎに基づ
いてメモリセルアレイ１上の所定のワード線をワード線
ドライバ（図示せず）により活性化する。
【００５３】一方、クロック制御回路２は、アドレス信
号Ａ０〜Ａｎが列アドレス信号であると判断すると、ク
ロック信号ＣＬＫに同期して列アドレスデコーダ６を活
性化する信号を列アドレスデコーダ６へ出力する。
【００５４】列アドレスデコーダ６は、クロック制御回
路２から受けた信号に応じて活性化されると、アドレス
バッファ３から取込んだアドレス信号Ａ０〜Ａｎに基づ
いてメモリセルアレイ１上の所定のビット線対を活性化
する。
【００５５】そして、センスアンプ／入出力制御回路７
は、たとえばデータ読出し時であれば、活性化されたビ
ット線対上の信号を増幅してＩ／Ｏ線を介して入出力バ
ッファ４へ出力する。
【００５６】このようにして、アドレス信号Ａ０〜Ａｎ
に対応するメモリセルアレイ１上のメモリセルが活性化
され、データの入出力が行なわれる。
【００５７】入出力バッファ４は、データ出力の際に
は、センスアンプ／入出力制御回路７によりメモリセル
アレイ１上のビット線対から読出された内部データＩＤ
Ｑを受け、クロック制御信号２から受けるクロック信号
に同期してデータＤＱ１〜ＤＱｉを外部へ出力する。
【００５８】また、入出力バッファ４は、データ入力の
際には、外部からデータＤＱ１〜ＤＱｉを入力し、クロ
ック信号に同期して内部データＩＤＱをセンスアンプ／
入出力制御回路７へ出力する。
【００５９】そして、センスアンプ／入出力制御回路７
は、センスアンプにより内部データＩＤＱをメモリセル
アレイ１上のビット線対へ出力する。
【００６０】上述したクロック制御回路２、アドレスバ
ッファ３、入出力バッファ４、行アドレスデコーダ５、
列アドレスデコーダ６およびセンスアンプ／入出力制御
回路７の各回路は、ＶＤＣ回路８から内部電源ｉｎｔ．
ＶＤＤの供給を受けて動作する。ＶＤＣ回路８は、外部
電源ｅｘｔ．ＶＤＤを所定の内部電源ｉｎｔ．ＶＤＤに
降圧し、半導体記憶装置内の各回路へ供給する回路であ
る。
【００６１】（パッド配置） ［実施の形態１］図２は、この発明の実施の形態１によ
る半導体記憶装置のパッド配置を示した図である。図２
を参照して、パッドは、半導体記憶装置の対向する２辺
に沿った周辺部に配列される（以下、パッドが配列され
る２辺に沿った周辺領域をＥＡＳＴ／ＷＥＳＴ帯と称
し、さらに、Ｅ／Ｗ帯と略称する。）。また、従来、パ
ッド列の最端部に配置していた電源パッドであるＶＤＤ
パッド１１とＶＳＳパッド１２は、パッドが配列されて
いない他の２辺の中央部近傍に配置される（以下、ＥＡ
ＳＴ／ＷＥＳＴ帯でない２辺に沿った周辺領域をＮＯＲ
ＴＨ／ＳＯＵＴＨ帯と称し、さらに、Ｎ／Ｓ帯と略称す
る。）。
【００６２】実施の形態１によれば、半導体記憶装置の
周辺のＥ／Ｗ帯にパッドが配置され、最端部の電源パッ
ドをＮ／Ｓ帯の中央部近傍に配置するようにしたので、
リードフレームが用いられるＴＳＯＰにおいて、Ｎ／Ｓ
帯外側のスペースも有効に利用することによってリード
フレームの設計が可能となり、従来困難であった周辺パ
ッド配置が可能となる。
【００６３】よって、実施の形態１による半導体記憶装
置は、周辺パッド構成でありながらＴＳＯＰに対応する
ことができ、従来より周辺パッド配置構成をとるＢＧＡ
パッケージやＭＣＰとともに多様なパッケージに対応が
可能となる。
【００６４】［実施の形態２］実施の形態２において
は、実施の形態１において、さらに、Ｅ／Ｗ帯に配列さ
れたパッド列の端部のパッドが、パッケージのピン配列
と逆順に配置される。
【００６５】図３は、実施の形態２による半導体記憶装
置のパッド配置を示した図である。符号１３〜１６で示
されるパッド群の各々において、パッケージのピン配列
と逆順にパッドが配置される。すなわち、符号１３で示
されるパッドについてみると、この半導体記憶装置が封
入されるパッケージの符号１３に対応するピン配置は、
図２８において示された符号１３Ａで示される。符号１
３Ａのピン配置は、端部の方から順に、ＤＱ０，ＶＤＤ
Ｑ，ＤＱ１，ＤＱ２，ＶＳＳＱ，ＤＱ３の順である。
【００６６】一方、再び図３を参照して、符号１３のパ
ッド配置は、端部のほうから順に、ＤＱ３，ＶＳＳＱ，
ＤＱ２，ＤＱ１，ＶＤＤＱ，ＤＱ０の順であり、符号１
３Ａのピン配置と逆順としている。
【００６７】このパッドの逆順配置は、その他の符号１
４〜１６についても同様である。図４は、実施の形態２
による半導体記憶装置がＴＳＯＰでパッケージされると
きのリードフレームのレイアウトについて示した図であ
る。図４は、パッケージと半導体記憶装置との１角を拡
大して示した図であり、その他の角についても同様のレ
イアウトである。図４に示すように、端部のパッドにつ
いてはＮ／Ｓ帯側からリードフレームを引回す構成とし
たため、周辺パッド配置でＴＳＯＰに対応可能としてい
る。
【００６８】実施の形態２によれば、半導体記憶装置
は、周辺パッド配置とし、最端部の電源パッドをＮ／Ｓ
帯に配置するとともに、パッド列の端部の配列順をパッ
ケージのピン配列と逆順にしたので、リードフレームの
レイアウト設計が容易となる。
【００６９】そして、実施の形態２による半導体記憶装
置は、周辺パッド構成でありながらＴＳＯＰに対応する
ことができ、従来より周辺パッド配置構成をとるＢＧＡ
パッケージやＭＣＰとともに多様なパッケージに対応が
可能となる。
【００７０】［実施の形態３］図５を参照して、実施の
形態３においては、実施の形態２において、さらに、Ｅ
／Ｗ帯に配列されたパッド列の最端部に、当該半導体記
憶装置がｘ１６ビットで使用されるときに使用されるＶ
ＤＤパッド１７およびＶＳＳパッド１８が配置される。
そして、実施の形態２において説明したＶＤＤパッド１
１およびＶＳＳパッド１２は、半導体記憶装置がｘ３２
ビットで使用されるときの電源パッドとして使用され
る。
【００７１】半導体記憶装置がｘ１６ビットで使用され
るときは、ピン数が少ないため、Ｅ／Ｗ帯のみの周辺パ
ッド配置であってもＴＳＯＰに対応可能である。
【００７２】また、ＢＧＡパッケージにおいても、ｘ１
６ビットとして使用されるときは、ＶＤＤパッド１１お
よびＶＳＳパッド１２を使用せずにＥ／Ｗ帯に配置され
たＶＤＤパッド１７およびＶＳＳパッド１８を用いた方
が、パッケージを小型化できる。
【００７３】さらに、同様にｘ１６ビットとして使用さ
れることが多いＭＣＰについても、ＭＣＰは半導体記憶
装置を積層してパッケージする構造上、パッドは２辺の
みに配置されている方が設計が容易である。
【００７４】以上より、実施の形態３によれば、Ｎ／Ｓ
帯に配置されたＶＤＤパッド１１およびＶＳＳパッド１
２は、ｘ３２ビット時に使用し、また、Ｅ／Ｗ帯に配列
されたパッド列の最端部にＶＤＤパッド１７およびＶＳ
Ｓパッド１８をさらに配置してｘ１６ビット時に使用す
るようにしたので、半導体記憶装置は、ＴＳＯＰ、ＢＧ
ＡパッケージおよびＭＣＰなど、多様なパッケージに対
応することができる。
【００７５】［実施の形態４］図６を参照して、実施の
形態４においては、Ｅ／Ｗ帯に配列されたパッド列の最
端部に、ＶＤＤパッド１７およびＶＳＳパッド１８が対
になって配置される。
【００７６】ＢＧＡパッケージにおいては、各々のパッ
ド列の最端部の各々にワイヤリングすることが可能であ
り、それに対応可能とするものである。
【００７７】実施の形態４によれば、半導体記憶装置
は、多様なパッケージに対応可能であることに加え、Ｅ
／Ｗ帯に配列された各々のパッド列の最端部にＶＤＤパ
ッド１７およびＶＳＳパッド１８を対にして配置したの
で、ＢＧＡパッケージにおいて電源系統を冗長化し、電
源系統を強化することができる。
【００７８】［実施の形態５］実施の形態５において
は、Ｅ／Ｗ帯に配列されたパッド列の端部の各々におい
て、ＤＱパッド間に配置されているＶＤＤＱパッドおよ
びＶＳＳＱパッドについてｘ１６ビット用とｘ３２ビッ
ト用とを設ける。
【００７９】ここで、ＶＤＤＱパッドおよびＶＳＳＱパ
ッドは、ＶＤＤパッドおよびＶＳＳパッドと同様に、外
部から電源が供給される電源パッドである。また、ＤＱ
パッドは、外部とデータを入出力するパッドである。
【００８０】図７を参照して、半導体記憶装置は、Ｅ／
Ｗ帯に配列されたパッド列の端部の各々に、ｘ１６ビッ
ト用のＶＤＤＱパッド１９およびＶＳＳＱパッド２０
と、ｘ３２ビット用のＶＤＤＱパッド２１およびＶＳＳ
Ｑパッド２２とをそれぞれ備える。そして、ＶＤＤＱパ
ッド２１およびＶＳＳＱパッド２２については、パッケ
ージのピン配列と逆順に配置してある。
【００８１】ｘ３２ビット時は多ピン構成となるため、
上述したようにパッケージのピンからパッド列へそのま
まリードフレームを延線するのは困難であり、Ｅ／Ｗ帯
に配列されたパッド列の端部のものについては、図４に
示したように、Ｎ／Ｓ帯からリードフレームを回し込む
ことによりリードフレームの設計が可能となる。
【００８２】ここで、ＤＱパッドにて入出力されるデー
タ信号であるＤＱｉについては、信号定義を変更しさえ
すれば信号順の入替えは可能であるため、パッドの配置
順が入替わってもよいが、電源については、電源と接地
とは入替えることはできない。
【００８３】そこで、図７に示すように、Ｘ３２ビット
用とｘ１６ビット用とでＶＤＤＱパッドおよびＶＳＳＱ
パッドを分け、ｘ３２ビット用のＶＤＤＱパッド２１と
ＶＳＳＱパッド２２とをピン配列の順と逆順に配置し、
図４に示されたリードフレーム構成とすることで、パッ
ケージの外部からはＶＤＤＱおよびＶＳＳＱの配列順は
同じとなる。
【００８４】一方、ｘ１６ビット時は、ピン数が少ない
ため、図４に示されたリードフレームのレイアウトにす
る必要は無く、逆にそのようにすると半導体記憶装置が
大型化するためリードフレームの回し込みはしない。従
って、ｘ１６ビット用としてのＶＤＤＱパッド１９およ
びＶＳＳＱパッド２０は、ピン配列の順と同順で配置さ
れる。
【００８５】実施の形態５によれば、半導体記憶装置
は、ｘ１６ビットで使用されてもｘ３２ビットで使用さ
れても、ＶＤＤＱピンとＶＳＳＱピンの配列順を外部か
らは同じにすることができるので、多様なパッケージに
対応可能であることに加えて、さらに、ｘ１６ビットと
ｘ３２ビットとのいずれにも対応することができる。
【００８６】［実施の形態６］実施の形態６は、実施の
形態１〜５において説明したパッド構成をすべて実現し
たものである。
【００８７】図８を参照して、半導体記憶装置において
は、Ｅ／Ｗ帯の各々に沿った周辺部にパッドが配列され
る。そして、ｘ３２ビット用のＶＤＤパッド１１および
ＶＳＳパッド１２は、Ｎ／Ｓ帯の中央部近傍に配置され
る。また、パッド列の端部のパッドは、ピン配列と逆順
に配置される。また、さらに、逆順に配置されたパッド
に含まれるＶＤＤＱパッド２１およびＶＳＳＱ２２パッ
ドは、ｘ３２ビット用として用いられ、ｘ１６ビット用
のＶＤＤＱパッド１９およびＶＳＳＱパッド２０は、ピ
ン配列と同順にさらに配置される。また、さらに、各々
のパッド列の各最端部に、ｘ１６ビット用のＶＤＤ１７
パッドおよびＶＳＳパッド１８が対に配置される。
【００８８】実施の形態６によれば、半導体記憶装置
は、ＢＧＡパッケージ、ＭＣＰおよびＴＳＯＰのいずれ
にも対応可能であり、さらに、ｘ１６ビット用としても
ｘ３２ビット用としても対応可能であり、いずれもアセ
ンブリ工程においてボンディングオプションのみで多様
な構成に対応することができる。
【００８９】（ＶＤＣ回路）［実施の形態７］実施の形
態７においても、実施の形態１〜６と同様に、パッド
は、Ｅ／Ｗ帯の各々に配列され、従来、パッド列の最端
部に配置していたＶＤＤパッドおよびＶＳＳパッドは、
Ｎ／Ｓ帯の中央部近傍に配置される。そして、実施の形
態７においては、それらのパッド配置に対応して、ＶＤ
Ｃ回路が電源パッドの近傍に配置される。ＶＤＣ回路に
は、メモリセルアレイ用のＶＤＣＳ回路と、周辺回路用
のＶＤＣＰ回路とがある。
【００９０】図９は、実施の形態７におけるＶＤＣＳ回
路およびＶＤＣＰ回路の配置レイアウトを示した図であ
る。Ｅ／Ｗ帯の各々に、主としてＢＧＡパッケージおよ
びＭＣＰ時に使用されるＶＤＣＳ回路８１およびＶＤＣ
Ｐ回路８２が各々２つずつ配置される。また、Ｎ／Ｓ帯
の中央部に、主としてＴＳＯＰ時に使用されるＶＤＣＳ
回路８３およびＶＤＣＰ回路８４が配置される。
【００９１】なお、Ｅ／Ｗ帯に配置されたＶＤＣＳ回路
８１およびＶＤＣＰ回路８２の各々は、ｘ１６ビット用
として使用するようにしてもよく、Ｎ／Ｓ帯に配置され
たＶＤＣＳ回路８３およびＶＤＣＰ回路８４の各々は、
ｘ３２ビット用として使用するようにしてもよい。
【００９２】また、電源が使用される内部回路の容量に
応じて、ＶＤＣＳ回路８１，８３およびＶＤＣＰ回路８
２，８４は、図９に示した数に限られず、必要数配置さ
れるようにしてもよい。
【００９３】実施の形態７によれば、周辺パッド配置に
対応してＶＤＣＳ回路およびＶＤＣＰ回路についても周
辺配置とし、かつ、可能な限り電源パッドの近傍に配置
するようにしたので、半導体記憶装置は、電源特性を劣
化させることなく、周辺パッド配置による多様なパッケ
ージへの対応が可能となる。
【００９４】［実施の形態８］実施の形態８において
は、実施の形態７において説明したＶＤＣＳ回路８１，
８３またはＶＤＣＰ回路８２，８４について、半導体記
憶装置がｘ１６ビットで使用されるときとｘ３２ビット
で使用されるときとにおいて能力を切替えられるように
している。すなわち、ｘ１６ビット時は、ｘ３２ビット
時に比べて小電力で動作可能であるため、ＶＤＣ回路の
能力を適正に低減して省電力化を図るものである。
【００９５】ＶＤＣＳ回路８１，８３およびＶＤＣＰ回
路８２，８４は、構成はすべて同じであるので、以下Ｖ
ＤＣＳ回路８１について説明する。
【００９６】図１０を参照して、ＶＤＣＳ回路８１は、
差動増幅回路８１１と、駆動回路８１２と、切替回路８
１３と、内部ノード８１４，８１５と、外部電源ノード
８１６と、内部電源ノード８１７とを含む。
【００９７】差動増幅回路８１１は、ＰチャネルＭＯＳ
トランジスタ８１１１，８１１２と、ＮチャネルＭＯＳ
トランジスタ８１１３，８１１４とを含む。Ｎチャネル
ＭＯＳトランジスタ８１１３は、ＶＤＣＳ回路８１の出
力である内部電源電位ｉｎｔ．ＶＤＤを駆動電位として
入力する。また、ＮチャネルＭＯＳトランジスタ８１１
４は、内部電源電位ｉｎｔ．ＶＤＤの目標電位である基
準電位ＶＲＥＦを駆動電位として入力する。
【００９８】そして、差動増幅回路８１１は、内部電源
電位ｉｎｔ．ＶＤＤと基準電位ＶＲＥＦとの電位差を増
幅した出力電位を内部ノード８１４へ出力する。
【００９９】駆動回路８１２は、ＰチャネルＭＯＳトラ
ンジスタ８１２１，８１２２を含む。ＰチャネルＭＯＳ
トランジスタ８１２１は、差動増幅回路８１１の出力電
位を駆動電位として入力する。また、ＰチャネルＭＯＳ
トランジスタ８１２２は、後述する切替回路８１３の出
力電位を駆動電位として入力する。
【０１００】そして、駆動回路８１２は、差動増幅回路
８１１および切替回路８１３の出力電位に応じて、外部
電源ノード８１６から供給される外部電源電位ｅｘｔ．
ＶＤＤを内部電源電位ｉｎｔ．ＶＤＤに降圧して内部電
源ノード８１７へ出力する。
【０１０１】切替回路８１３は、インバータ８１３１〜
８１３３と、ＰチャネルＭＯＳトランジスタ８１３４，
８１３５と、ＮチャネルＭＯＳトランジスタ８１３６と
を含む。インバータ８１３１に入力される信号は、この
半導体記憶装置がｘ１６ビットで使用されるときはＨ
（論理ハイ）レベルであり、ｘ３２ビットで使用される
ときはＬ（論理ロー）レベルの信号である。Ｐチャネル
ＭＯＳトランジスタ８１３４は、インバータ８１３２の
出力を駆動電位として入力する。また、ＮチャネルＭＯ
Ｓトランジスタ８１３６およびＰチャネルＭＯＳトラン
ジスタ８１３５は、インバータ８１３３の出力を駆動電
位として入力する。また、ＰチャネルＭＯＳトランジス
タ８１３５のドレイン側は、外部電源ノード８１６と接
続されている。
【０１０２】そして、インバータ８１３１に入力される
信号がＨレベルのとき、すなわちｘ１６ビット時は、切
替回路８１３は、ＰチャネルＭＯＳトランジスタ８１３
５を介して内部ノード８１５を外部電源電位ｅｘｔ．Ｖ
ＤＤに充電する。
【０１０３】一方、インバータ８１３１に入力される信
号がＬレベルのとき、すなわちｘ３２ビット時は、切替
回路８１３は、内部ノード８１４の電位レベルをそのま
ま内部ノード８１５へ出力する。
【０１０４】いま、ｘ３２ビット時の動作についてみる
と、内部電源電位ｉｎｔ．ＶＤＤが基準電圧ＶＲＥＦよ
り高いとき、内部ノード８１４に出力される差動増幅回
路８１１の出力電位はＨレベルとなり、駆動回路８１２
におけるＰチャネルＭＯＳトランジスタ８１２１，８１
２２はともにオフして内部電源ノード８１７への供給電
流は抑止される。従って、内部電源電位ｉｎｔ．ＶＤＤ
は低下する。
【０１０５】一方、内部電源電位ｉｎｔ．ＶＤＤが基準
電圧ＶＲＥＦより低いとき、内部ノード８１４に出力さ
れる差動増幅回路８１１の出力電位はＬレベルとなり、
駆動回路８１２におけるＰチャネルＭＯＳトランジスタ
８１２１，８１２２はともにオンして外部電源ノード８
１６からＰチャネルＭＯＳトランジスタ８１２１，８１
２２を介して内部電源ノード８１７へ電流が供給され
る。従って、内部電源電位ｉｎｔ．ＶＤＤは上昇する。
【０１０６】次に、ｘ１６ビット時の動作についてみる
と、このときは、上述したように内部ノード８１５の電
位レベルはＨレベルにあり、駆動回路８１２のＰチャネ
ルＭＯＳトランジスタ８１２２は常時オフされる。そし
て、内部電源電位ｉｎｔ．ＶＤＤが基準電圧ＶＲＥＦよ
り高いとき、内部ノード８１４に出力される差動増幅回
路８１１の出力電位はＨレベルとなり、駆動回路８１２
におけるＰチャネルＭＯＳトランジスタ８１２１はオフ
して内部電源ノード８１７への供給電流は抑止される。
従って、内部電源電位ｉｎｔ．ＶＤＤは低下する。
【０１０７】一方、内部電源電位ｉｎｔ．ＶＤＤが基準
電圧ＶＲＥＦより低いとき、内部ノード８１４に出力さ
れる差動増幅回路８１１の出力電位はＬレベルとなり、
駆動回路８１２におけるＰチャネルＭＯＳトランジスタ
８１２１はオンして外部電源ノードからＰチャネルＭＯ
Ｓトランジスタ８１２１を介して内部電源ノード８１７
へ電流が供給される。従って、内部電源電位ｉｎｔ．Ｖ
ＤＤは上昇する。しかし、ＰチャネルＭＯＳトランジス
タ８１２２はオフしているため、駆動回路８１２の内部
電源ノード８１７への電流供給能力は、ｘ３２ビット時
に比べて半分であり、能力が抑制される。
【０１０８】このように、実施の形態８によれば、ｘ３
２ビット時に比べて電力消費の少ないｘ１６ビット時に
おいてＶＤＣ回路の能力を適正化したので、ｘ１６ビッ
ト時において省電力化を図ることができる。
【０１０９】［実施の形態９］実施の形態８において
は、ｘ１６ビット時に駆動回路８１２の能力を抑えた
が、実施の形態９においては、差動増幅回路８１１の能
力を抑えることにより実施の形態８と同様の効果を得る
ものである。
【０１１０】実施の形態９においては、ＶＤＣＳ回路８
１，８３およびＶＤＣＰ回路８２，８４に代えて、それ
ぞれＶＤＣＳ回路８１Ａ，８３ＡおよびＶＤＣＰ回路８
２Ａ，８４Ａが用いられる。ＶＤＣＳ回路８１Ａ，８３
ＡおよびＶＤＣＰ回路８２Ａ，８４Ａはいずれも同様な
構成であるため、以下ＶＤＣＳ回路８１Ａについて説明
する。
【０１１１】図１１を参照して、ＶＤＣＳ回路８１Ａ
は、差動増幅回路８１１Ａと、駆動回路８１２Ａと、内
部ノード８１４と、外部電源ノード８１６と、内部電源
ノード８１７とを含む。
【０１１２】差動増幅回路８１１Ａは、実施の形態８に
おいて説明した差動増幅回路８１１において、インバー
タ８１１５と、ＮチャネルＭＯＳトランジスタ８１１
６，８１１７とをさらに含む。
【０１１３】インバータ８１１５に入力される信号は、
この半導体記憶装置がｘ１６ビットで使用されるときは
Ｈレベルであり、ｘ３２ビットで使用されるときはＬレ
ベルの信号である。ＮチャネルＭＯＳトランジスタ８１
１６は、インバータ８１１５の出力を駆動電位として入
力する。また、ＮチャネルＭＯＳトランジスタ８１１７
は、常時Ｈレベルの駆動電位を受けて常時オンされる。
【０１１４】そして、差動増幅回路８１１Ａは、内部電
源電位ｉｎｔ．ＶＤＤと基準電位ＶＲＥＦとの電位差を
増幅した出力電位を内部ノード８１４へ出力するが、イ
ンバータ８１１５に入力される信号に応じて異なる電位
レベルを出力ノード８１４へ出力する。
【０１１５】インバータ８１１５に入力される信号がＨ
レベルのとき、すなわちｘ１６ビット時は、Ｎチャネル
ＭＯＳトランジスタ８１１６がオフするため、Ｎチャネ
ルＭＯＳトランジスタ８１１６がオン状態であるｘ３２
ビット時に比べて内部ノード８１４の電位レベルが相対
的に高くなる。
【０１１６】一方、駆動回路８１２Ａは、ＰチャネルＭ
ＯＳトランジスタ８１２１のみからなる。ＰチャネルＭ
ＯＳトランジスタ８１２１は、内部ノード８１４にかか
る電位を駆動電位として、外部電源ノード８１６から供
給される外部電源電位ｅｘｔ．ＶＤＤを内部電源電位ｉ
ｎｔ．ＶＤＤに降圧して内部電源ノード８１７へ出力す
る。
【０１１７】以上により、ＶＤＣＳ回路８１Ａにおいて
は、ｘ１６ビット時は、ｘ３２ビット時に比べて内部ノ
ード８１４の電位レベルが相対的に高いため、駆動回路
８１２Ａにおいて外部電源ノード８１６から内部電源ノ
ード８１７に供給される電流が抑制される。すなわち、
ｘ１６ビット時は、ｘ３２ビット時に比べてＶＤＣＳ回
路８１Ａの能力が抑制される。
【０１１８】このように、実施の形態９によれば、実施
の形態８と同様に、ｘ３２ビット時に比べて電力消費の
少ないｘ１６ビット時においてＶＤＣ回路の能力を適正
化したので、ｘ１６ビット時において省電力化が達成で
きる。
【０１１９】（ＡＬＩＶＥ回路） ［実施の形態１０］実施の形態１０においては、実施の
形態７においてＥ／Ｗ帯に配置されるｘ１６ビット用の
ＶＤＣＳ回路８１のいずれか１つにパワーオン回路であ
るＡＬＩＶＥ回路が接続される。
【０１２０】ＡＬＩＶＥ回路とは、図１２に示すように
ＶＤＣ回路に接続されて、半導体記憶装置のパワーオン
後、内部電源電位ｉｎｔ．ＶＤＤが十分に立ち上がって
いないときにＶＤＣ回路の能力を上げるための信号／Ａ
ＬＩＶＥを発生してＶＤＣ回路へ出力する回路である。
【０１２１】そして、ＶＤＣ回路は、信号／ＡＬＩＶＥ
を受けると内部電源ノードへの電流供給を増やして内部
電源電位ｉｎｔ．ＶＤＤの早期立上げを行う。
【０１２２】図１３は、ＡＬＩＶＥ回路の回路構成を示
す図である。ＡＬＩＶＥ回路１００は、ＮチャネルＭＯ
Ｓトランジスタ１０１〜１０６と、ＰチャネルＭＯＳト
ランジスタ１０７〜１１０と、抵抗１１１，１１２と、
外部電源ノード１１３〜１１５と、内部電源ノード１１
６，１１７と、内部ノード１１８〜１２２と、インバー
タ１２３と、出力ノード１２４とを含む。
【０１２３】いま、初期状態として全パワーオフ状態と
し、外部電源電位ｅｘｔ．ＶＤＤおよび内部電源電位ｉ
ｎｔ．ＶＤＤはともにＬレベルにあるとする。パワーが
オンすると、外部電源電位ｅｘｔ．ＶＤＤはＨレベルに
なるが、内部電源電位ｉｎｔ．ＶＤＤは多数の内部回路
へ電源を供給しているため、パワーオン直後は直ちにＨ
レベルに立ち上がらない。
【０１２４】このときのＡＬＩＶＥ回路１００の内部状
態としては、外部電源ノード１１３〜１１５はＨレベ
ル、内部電源ノード１１６，１１７はＬレベル、内部ノ
ード１１８は内部電源ノード１１６と対応してＬレベ
ル、内部ノード１１９は内部電源ノード１１７と対応し
てＬレベル、内部ノード１２０はＬレベル、内部ノード
１２１は外部電源ノード１１４はＨレベルであり内部ノ
ード１２０がＬレベルであるからＨレベルとなる。よっ
て、内部ノード１２２はＬレベルとなり、インバータ１
２３を介して出力ノード１２４へ出力される信号／ＡＬ
ＩＶＥはＨレベルとなる。
【０１２５】そして、内部電源電位ｉｎｔ．ＶＤＤが立
ち上がると、ＡＬＩＶＥ回路１００の内部状態は、下記
のように変化する。すなわち、内部電源ノード１１６，
１１７にかかる内部電源電位ｉｎｔ．ＶＤＤがＨレベル
となるため、内部ノード１１８はＨレベルとなり内部ノ
ード１２１はＬレベルとなる。よって、内部ノード１２
２はＨレベルとなり、インバータ１２３を介して出力ノ
ード１２４へ出力される信号／ＡＬＩＶＥはＬレベルと
なる。また、内部ノード１１９は内部電源ノード１１６
がＨレベルであるからＬレベル、内部ノード１２０は外
部電源ノード１１３がＨレベルであり内部ノード１２１
がＬレベルであるため、Ｈレベルとなる。よって、ノー
ド１２１には外部電源ノード１１４から電流は供給され
ず、Ｌレベルのままであり、出力ノード１２４に出力さ
れる信号／ＡＬＩＶＥはＬレベルに保持される。
【０１２６】次に、信号／ＡＬＩＶＥが入力されるＶＤ
ＣＳ回路の回路構成について説明する。図１４を参照し
て、信号／ＡＬＩＶＥが入力されるＶＤＣＳ回路８１Ｂ
は、ＶＤＣＳ回路８１に加えて、ＮチャネルＭＯＳトラ
ンジスタ８１１８，８１１９を含む。
【０１２７】ＮチャネルＭＯＳトランジスタ８１１８
は、ＡＬＩＶＥ回路１００から出力される信号／ＡＬＩ
ＶＥを駆動入力に受けて動作する。ＮチャネルＭＯＳト
ランジスタ８１１９は、ＶＤＣＳ回路８１Ｂを活性化す
る信号ＡＣＴを駆動入力に受けて動作する。以下の動作
説明においては、信号ＡＣＴは常時オンとし、よって、
ＮチャネルＭＯＳトランジスタ８１１９は常時オン状態
とする。
【０１２８】パワーオン直後は、信号／ＡＬＩＶＥはＨ
レベルであるため、ＮチャネルＭＯＳトランジスタ８１
１８はオンし、内部ノード８１４の電位レベルは通常動
作時と比べて相対的に下がる。よって、駆動回路８１２
は、外部電源ノード８１６から内部電源ノード８１７へ
より多くの電流を供給し、内部電源ノード８１７への充
電を促進する。すなわち、ＶＤＣＳ回路８１Ｂは、内部
電源電位ｉｎｔ．ＶＤＤを早期に立ち上げようと動作す
る。
【０１２９】そして、内部電源電位ｉｎｔ．ＶＤＤが立
ち上がると、信号／ＡＬＩＶＥはＬレベルとなり、Ｎチ
ャネルＭＯＳトランジスタ８１１８はオフする。そし
て、差動増幅回路８１１から出力される内部ノード８１
４の電位レベルは、通常レベルに戻る。
【０１３０】なお、図１４においては、実施の形態８に
おいて説明したＶＤＣＳ回路８１に信号／ＡＬＩＶＥが
入力される場合について説明したが、実施の形態９にお
いて説明したＶＤＣＳ回路８１Ａにおいて、同様な構成
で信号／ＡＬＩＶＥが入力されるようにしてもよい。
【０１３１】なお、上記ではＶＤＣＳ回路について説明
したが、ＶＤＣＰ回路についても同様であって、実施の
形態７においてＥ／Ｗ帯に配置されるｘ１６ビット用の
ＶＤＣＰ回路８２のいずれか１つにＡＬＩＶＥ回路１０
０が接続される。
【０１３２】また、Ｅ／Ｗ帯にＶＤＣＰ回路８２Ａが配
置されるときは、ＶＤＣＰ回路８２Ａのいずれか１つに
ＡＬＩＶＥ回路１００が接続されるようにしてもよい。
【０１３３】ここで、一般に、ＶＤＣＳ回路およびＶＤ
ＣＰ回路は、各々複数配置され、すべてのＶＤＣＳ回路
の出力は１つに接続され、また、すべてのＶＤＣＰ回路
の出力も１つに接続される。
【０１３４】実施の形態１０においては、Ｅ／Ｗ帯に少
なくとも１つ以上配置されるｘ１６ビット用のＶＤＣＳ
回路８１（またはＶＤＣＳ回路８１Ａ）いずれか１つに
のみＡＬＩＶＥ回路１００が接続され、Ｎ／Ｓ帯に配置
されるｘ３２ビット用のＶＤＣＳ回路８３（またはＶＤ
ＣＳ回路８３Ａ）はＡＬＩＶＥ回路を持たない。また、
ＶＤＣＰ回路についても同様に、Ｅ／Ｗ帯に少なくとも
１つ以上配置されるｘ１６ビット用のＶＤＣＰ回路８２
（またはＶＤＣＰ回路８２Ａ）のいずれか１つにのみＡ
ＬＩＶＥ回路１００が接続され、Ｎ／Ｓ帯に配置される
ｘ３２ビット用のＶＤＣＰ回路８４（またはＶＤＣＰ回
路８４Ａ）はＡＬＩＶＥ回路を持たない。
【０１３５】以上のように、実施の形態１０によれば、
必要最小限のＡＬＩＶＥ回路１００を備えるようにした
ので、装置を早期に立ち上げるとともに省電力化にも配
慮し、さらには、不必要なＡＬＩＶＥ回路を設けないこ
とで装置の小型化にも貢献できる。
【０１３６】（データバス構成） ［実施の形態１１］実施の形態１１においては、周辺パ
ッド配置に対応した最適なデータバスが構成される。ま
ず、比較として、ＴＳＯＰパッケージ時の従来の中央パ
ッド配置におけるデータバスのレイアウトを図１５に示
す。
【０１３７】図１５は、半導体記憶装置をデータ伝送の
面から概念的に示した図で、バンク２０１〜２０４と、
ＤＱパッド２０５と、ローカルＩ／Ｏ線２０６と、デー
タバス２０７とを含む。
【０１３８】バンク２０１〜２０４は、複数のメモリセ
ルを含むメモリセルアレイである。ＤＱパッド２０５
は、外部と信号のやり取りを行なう端子である。
【０１３９】ローカルＩ／Ｏ線２０６（以下、ＬＩＯ線
２０６と称する。）は、各バンク２０１〜２０４とデー
タバス２０７とのデータのやり取りを行なうＩ／Ｏ線
で、図中、各バンクとデータバス２０７とを接続する矢
線すべてが含まれる。
【０１４０】データバス２０７は、半導体記憶装置上に
配線されたデータバスである。中央パッド配置時は、チ
ップ中央にＤＱパッド２０５およびその近傍に入出力回
路（図示せず）が配置されているため、各バンク２０１
〜２０４からＬＩＯ線２０６を介して読出されたデータ
は、チップ中央部にレイアウトされて各バンク２０１〜
２０４に接続されるデータバス２０７を介して入出力回
路およびＤＱパッド２０５へ出力される。
【０１４１】図１６を参照して、この実施の形態１１に
よるデータバスのレイアウトを示す。ＤＱパッド２０５
は、周辺パッド配置に対応してＥ／Ｗ帯に配置される。
データバス２０７は、各バンク間およびＥ／Ｗ帯のバン
ク端に配線される。また、データは、各バンクから符号
２０７１で示される中央のデータバスに読出される。
【０１４２】周辺パッド配置時は、Ｅ／Ｗ帯にＤＱパッ
ド２０５およびその近傍に入出力回路（図示せず）が配
置されるため、各バンク２０１〜２０４からＬＩＯ線２
０６を介して読出されたデータをＥ／Ｗ帯のＤＱパッド
２０５まで伝送する必要がある。そこで、実施の形態１
１においては、各バンクからのデータの読出しは、中央
のデータバス２０７１に行ない、バンク間を経由してＥ
／Ｗ帯に配置された入出力回路およびＤＱパッドへデー
タを伝送するようにしている。なお、書込み時について
も、信号ルートは同様である。
【０１４３】ここで、各バンクを反転させてＬＩＯ線２
０６をチップ外端へ向け、Ｅ／Ｗ帯に配線されたデータ
バス２０７にデータを読出す方法は、図１６に示したレ
イアウトの場合と比べてデータの最長経路が長くなるた
め望ましくない。
【０１４４】実施の形態１１によれば、上述したよう
に、周辺パッド配置における最適なデータバス構成とし
たので、多様なパッケージに対応可能であり、かつ、デ
ータ伝送遅れによる特性劣化に配慮した半導体記憶装置
が実現できる。
【０１４５】［実施の形態１２］実施の形態１２におい
ては、実施の形態１１においてデータバスの各所にイコ
ライズ回路が配置される。データバスは、相補データ線
（対線）で構成される。そして、実施の形態１１におい
て示したデータバス構成は、周辺パッド配置の場合にお
いて最適なデータバス構成ではあるが、従来の中央パッ
ド配置に比べるとデータの最長経路は長くなる。そこ
で、イコライズ回路をデータバス各所に配置してデータ
の遅延を防止する。
【０１４６】図１７は、図１６において示したデータバ
ス２０７において、イコライズ回路２０８を各所に配置
した例を示す図である。イコライズ回路２０８自体は、
データバス２０７を構成する対線間に接続されるＮチャ
ネルＭＯＳトランジスタであり、所定のタイミングでＮ
チャネルＭＯＳトランジスタをオンし、対線間の電位レ
ベルを同一にするものである。
【０１４７】実施の形態１２によれば、データバス２０
７の各所にイコライズ回路２０８を配置したので、デー
タ伝送時のデータの劣化を防止することができる。
【０１４８】［実施の形態１３］図１８を参照して、こ
の実施の形態１３によるデータバス２０７のレイアウト
を示す。実施の形態１３においては、中央に配線された
データバス２０７１からＥ／Ｗ帯に配置されたＤＱパッ
ド２０５への経路として、Ｎ／Ｓ帯にデータバス２０７
が配線される。この実施の形態１３によるデータの最長
経路は、実施の形態１１において示した場合と同等であ
る。
【０１４９】実施の形態１３によれば、実施の形態１１
と同様に、周辺パッド配置における最適なデータバス構
成としたので、多様なパッケージに対応可能であり、か
つ、データ伝送遅れによる特性劣化に配慮した半導体記
憶装置が実現できる。
【０１５０】［実施の形態１４］実施の形態１４におい
ては、階層Ｉ／Ｏ構成のメモリセルアレイであるときの
最適なデータバスが構成される。図１９を参照して、こ
の実施の形態１４によるデータバス２０７のレイアウト
を示す。階層Ｉ／Ｏ構成においては、グローバルＩ／Ｏ
線２０９（図中、各バンクとデータバス２０７とを接続
する矢線すべてが含まれる。）を介してＥ／Ｗ帯に平行
に各バンクからデータが入出力される。そこで、実施の
形態１４においては、各バンクからのデータの読出し
は、中央のデータバス２０７２に行ない、Ｅ／Ｗ帯に配
置された入出力回路およびＤＱパッドへデータを伝送す
るようにしている。
【０１５１】実施の形態１４によれば、階層Ｉ／Ｏ構成
のメモリセルアレイであるときに周辺パッド配置におけ
る最適なデータバス構成としたので、階層Ｉ／Ｏであっ
ても多様なパッケージに対応可能な半導体記憶装置が実
現できる。
【０１５２】［実施の形態１５］実施の形態１５は、周
辺パッド配置時のデータバス長の短縮化を目的として、
各バンクを分割し、分割された各バンク間にデータバス
を配線する。図２０を参照して、半導体記憶装置は、各
バンク２０１〜２０４がそれぞれバンク２０１１，２０
１２、バンク２０２１，２０２２、バンク２０３１，２
０３２およびバンク２０４１，２０４２にＮ／Ｓ方向に
２分割される。そして、バンク２０１２とバンク２０４
２とが配置交換され、バンク２０２２とバンク２０３２
とが配置交換される。そして、分割されることによりで
きたスペースにデータバス２０７３，２０７４が配線さ
れ、各バンクとＬＩＯ線２０６を介してデータのやり取
りが行なわれる。
【０１５３】図２０で示すようにバンクを分割すること
で、データバス長は大幅に短縮される。
【０１５４】実施の形態１５によれば、各バンクを分割
し、一部のバンクの配置を交換することによりＮＯＲＴ
Ｈ側からＳＯＵＴＨ側へのデータ伝送を行なわないよう
にしたので、周辺パッド配置であってもデータバス長を
短縮することができ、データ伝送遅れによる特性劣化に
配慮した半導体記憶装置が実現できる。
【０１５５】（ＶＤＣ回路の配置） ［実施の形態１６］実施の形態１６においては、Ｎ／Ｓ
帯に配置されるＶＤＣ回路は、Ｎ／Ｓ帯に沿った周辺部
に配線される内部電源線であるＶＤＤＳ線の下部に配置
される。まず、比較として、図２１に中央パッド配置時
のＶＤＣ回路の配置例を示す。図２１は、半導体記憶装
置のＮＯＲＴＨ側（ＳＯＵＴＨ側でも同様）のみを図示
したもので、ＮＯＲＴＨ端に内部電源線であるＶＤＤＳ
線が配線され、バンク間にＶＤＤパッド１１およびＶＤ
Ｃ回路８が配置されている。
【０１５６】図２２は、実施の形態１６による周辺パッ
ド配置時のＶＤＣ回路８の配置を示す図である。図２２
も図２１と同様に、半導体記憶装置のＮＯＲＴＨ側のみ
を図示している。ＶＤＤパッド１１およびＶＤＣ回路８
は、バンク間ではなくＮＯＲＴＨ端に沿って配置され、
ＶＤＣ回路８は、ＶＤＤＳ線の下部に配置される。
【０１５７】実施の形態１６によれば、周辺パッド配置
に対応して、ＶＤＣ回路８をバンク間からＮ／Ｓ帯に配
置換えしたので、バンク間を狭めることができ、チップ
の小型化を図ることができる。
【０１５８】［実施の形態１７］実施の形態１７は、小
型のＶＤＣ回路を分散配置することでさらに装置の小型
化を図ったものである。図２３を参照して、ＶＤＣ回路
８Ａは、小型のものが用いられ、Ｎ／Ｓ帯に延びる外部
電源線であるＶＤＤ線の下部に分散配置される。
【０１５９】なお、ＶＤＣ回路８Ａは、ＶＤＣ回路８Ａ
を構成する回路のうち、駆動回路が構造上大きく、差動
増幅回路は小さいため、ＶＤＣ回路８Ａ中の駆動回路の
みを分散配置させ、差動増幅回路については分散化しな
いようにしてもよい。ただし、この場合は、差動増幅回
路から駆動回路までの経路が長くなり、ノイズに対する
配慮が必要である。
【０１６０】あるいは、分散配置された駆動回路の数個
毎に１つ差動増幅回路を備えるようにしてもよい。駆動
回路２つに差動増幅回路１つ程度であれば、差動増幅回
路と駆動回路との距離は短くすることができ、ノイズ耐
性も劣化しない。
【０１６１】このように、実施の形態１７によれば、小
型のＶＤＣ回路８ＡをＮ／Ｓ帯に沿って分散配置するよ
うにしたので、さらに装置の小型化を図ることができ
る。
【０１６２】［実施の形態１８］実施の形態１８におい
ては、さらなる装置の小型化を目的に、小型のＶＤＣ回
路８Ｂをメモリセルアレイ上のセンスアンプ帯に分散配
置する。
【０１６３】図２４を参照して、ＶＤＣ回路８Ｂは、小
型のものが用いられ、メモリセルアレイ上のセンスアン
プ帯に分散配置される。外部電源線であるＶＤＤ線はＮ
／Ｓ帯に配線され、さらにそれから分線してメモリセル
アレイ上に配線される。一般に、ＶＤＤ線は、内部電源
線であるＶＤＤＳ線と比べて線数が少ないため、一ヶ所
の断線が回路に及ぼす影響が大きく、その意味でこの実
施の形態１８は、従来に比べて全体としてＶＤＤ線の強
化につながっている。
【０１６４】以上のように、実施の形態１８によれば、
ＶＤＣ回路８Ｂをセンスアンプ帯に分散配置するように
したので、Ｎ／Ｓ端にＶＤＣ回路用のスペースを設ける
必要がなく、装置のさらなる小型化が実現でき、さら
に、外部電源線の強化も図ることができる。
【０１６５】（電圧モード切替回路） ［実施の形態１９］実施の形態１９においては、多様な
パッケージに対応可能であるとともに、動作電圧につい
ても切替可能として、さらに１チップで多様な使用態様
に対応可能な構成とする。
【０１６６】この実施の形態１９においては、動作電源
電圧において通常電圧の３．３Ｖ動作と低電圧の２．５
Ｖ動作との切替が可能であり、また、インターフェース
仕様において通常のＴＴＬインターフェース仕様と１．
８Ｖインターフェース仕様との切替が可能である。切替
は、ボンディングオプションで行なう。
【０１６７】図２５は、この実施の形態１９による動作
電圧モード切替回路の回路構成を示す図である。図２５
を参照して、動作電圧モード切替回路３０１は、切替信
号発生回路３１１と、差動増幅回路３１２と、駆動回路
３１３と、インバータ３１４と、ＮチャネルＭＯＳトラ
ンジスタ３１５と、内部ノード３１６と、外部電源ノー
ド３１７と、内部電源ノード３１８とからなる。
【０１６８】切替信号発生回路３１１は、電圧選択パッ
ド３１１１と、インバータ３１１２と、抵抗３１１３
と、出力ノード３１１４とからなる。出力信号／φＬＶ
は、アセンブリ工程において、電圧選択パッド３１１１
をＶＤＤパッドにワイヤリングするか否かで切替えられ
る。すなわち、動作電源の電圧仕様が３．３Ｖであると
きは、電圧選択パッド３１１１に何もワイヤリングしな
いことにより、切替信号発生回路３１１は、／φＬＶを
Ｈレベルで出力ノード３１１４に出力する。また、動作
電源の電圧仕様が２．５Ｖであるときは、電圧選択パッ
ド３１１１はＶＤＤパッドとワイヤで接続され、切替信
号発生回路３１１は、／φＬＶをＬレベルで出力ノード
３１１４に出力する。
【０１６９】差動増幅回路３１２は、ＰチャネルＭＯＳ
トランジスタ３１２１，３１２２と、ＮチャネルＭＯＳ
トランジスタ３１２３〜３１２５とからなる。Ｎチャネ
ルＭＯＳトランジスタ３１２３は、内部電源電位ｉｎ
ｔ．ＶＤＤを駆動電位に入力して動作する。Ｎチャネル
ＭＯＳトランジスタ３１２４は、基準電位ＶＲＥＦを駆
動電位に入力して動作する。基準電位ＶＲＥＦは、通常
電圧時の内部電源電圧ｉｎｔ．ＶＤＤの目標電圧であり
任意に設定できる。ＮチャネルＭＯＳトランジスタ３１
２５は、切替信号発生回路３１１からの出力／φＬＶを
駆動電位として入力する。
【０１７０】差動増幅回路３１２は、／φＬＶがＨレベ
ルにあるときは、内部電源電位ｉｎｔ．ＶＤＤと基準電
位ＶＲＥＦとの電位差を増幅して内部ノード３１６に出
力する。また、差動増幅回路３１２は、／φＬＶがＬレ
ベルにあるときは動作しない。／φＬＶがＬレベルにあ
るときは、ＮチャネルＭＯＳトランジスタ３１５がオン
するため、内部ノード３１６の電位レベルは常時Ｌレベ
ルとなる。
【０１７１】駆動回路３１３は、ＰチャネルＭＯＳトラ
ンジスタ３１３１からなる。ＰチャネルＭＯＳトランジ
スタ３１３１は、内部ノード３１６の電位を駆動電位と
して入力して動作する。ＰチャネルＭＯＳトランジスタ
３１３１は、内部ノード３１６がＬレベルにあるときは
オンして外部電源ノード３１７から内部電源ノード３１
８への充電を行ない、内部ノード３１６がＨレベルにあ
るときはオフして内部電源ノード３１８への充電を行な
わない。
【０１７２】いま、半導体記憶装置が３．３Ｖ仕様であ
るときは、アセンブリ工程において電圧選択パッド３１
１１には何もワイヤリングをしない。これにより切替信
号発生回路３１１は、／φＬＶをＨレベルで出力する。
差動増幅回路３１２は、／φＬＶがＨレベルのときは、
内部電源電位ｉｎｔ．ＶＤＤと基準電位ＶＲＥＦとの電
位差を増幅して内部ノード３１６に出力する。一方、Ｎ
チャネルＭＯＳトランジスタ３１５はオフするため、Ｎ
チャネルＭＯＳトランジスタ３１５は内部ノード３１６
の電位レベルに影響を与えない。そして、駆動回路３１
３は、内部ノード３１６の電位レベルに応じてＰチャネ
ルＭＯＳトランジスタ３１３１をオンオフして外部電源
ノード３１７から内部電源ノード３１８への電流供給を
調整する。これにより、外部電源ノード３１７にかかる
電位３．３Ｖは、内部電源ノード３１８において基準電
位ＶＲＥＦレベルに降圧される。
【０１７３】一方、半導体記憶装置が２．５Ｖ仕様であ
るときは、アセンブリ工程において電圧選択パッド３１
１１をＶＤＤパッドとワイヤリングする。これにより切
替信号発生回路３１１は、／φＬＶをＬレベルで出力す
る。差動増幅回路３１２は、／φＬＶがＬレベルのとき
は、ＮチャネルＭＯＳトランジスタ３１２５がオフする
ため動作しない。一方、ＮチャネルＭＯＳトランジスタ
３１５はオン状態となるため、内部ノード３１６は、常
時Ｌレベルとなる。よって、駆動回路３１３は、Ｐチャ
ネルＭＯＳトランジスタ３１３１が常時オン状態となる
ため、内部電源ノード３１８の内部電源電位ｉｎｔ．Ｖ
ＤＤは、外部電源電位の２．５Ｖとなる。
【０１７４】図２６は、この実施の形態１９によるイン
ターフェース電圧モード切替回路の回路構成を示す図で
ある。図２６を参照して、インターフェース電圧モード
切替回路３０２は、切替信号発生回路３２１と、ＴＴＬ
インターフェース用入力回路３２２と、１．８Ｖインタ
ーフェース用入力回路３２３と、ＮＡＮＤ回路３２４
と、インバータ３２５〜３２８とを含む。
【０１７５】切替信号発生回路３２１は、電圧選択パッ
ド３２１１と、インバータ３２１２と、抵抗３２１３
と、出力ノード３２１４とからなる。出力信号／φＩＯ
は、アセンブリ工程において、電圧選択パッド３２１１
をＶＤＤパッドにワイヤリングするか否かで切替えられ
る。すなわち、インターフェース仕様がＴＴＬインター
フェースであるときは、電圧選択パッド３２１１に何も
ワイヤリングしないことにより、切替信号発生回路３２
１は、出力信号／φＩＯをＨレベルで出力ノード３２１
４に出力する。また、インターフェース仕様が１．８Ｖ
インターフェースであるときは、電圧選択パッド３２１
１はＶＤＤパッドとワイヤで接続され、切替信号発生回
路３２１は、出力信号／φＩＯをＬレベルで出力ノード
３２１４に出力する。
【０１７６】ＴＴＬインターフェース用入力回路３２２
および１．８Ｖインターフェース用入力回路３２３は、
各々入力信号に対するしきい値が異なるＮＯＲゲートで
ある。
【０１７７】いま、出力信号／φＩＯがＨレベルである
と、ノード３３０はＨレベル固定となる。一方、ＴＴＬ
インターフェース用入力回路３２２に入力される出力信
号φＩＯはＬレベルであるので、ＴＴＬインターフェー
ス用入力回路３２２は、外部入力端子３３１から入力さ
れる外部入力信号（たとえばアドレス信号ｅｘｔ．Ａｄ
ｄなど）に応じて動作する。従って、外部入力信号は、
ＴＴＬインターフェース用入力回路３２２のしきい値に
応じて論理レベルが決定され、インバータ３２５、ＮＡ
ＮＤ回路３２４およびインバータ３２７を介して回路内
部へ出力される。
【０１７８】また、出力信号／φＩＯがＬレベルである
ときは、１．８Ｖインターフェース用入力回路３２３
は、外部入力端子３３１から入力される外部入力信号に
応じて動作する。一方、ＴＴＬインターフェース用入力
回路３２２に入力される出力信号φＩＯはＨレベルであ
るので、ノード３２９はＨレベル固定となる。従って、
外部入力信号は、１．８Ｖインターフェース用入力回路
３２３のしきい値に応じて論理レベルが決定され、イン
バータ３２６、ＮＡＮＤ回路３２４およびインバータ３
２７を介して回路内部へ出力される。
【０１７９】以上のように、実施の形態１９によれば、
ボンディングオプションにより動作電圧およびインター
フェース電圧の各仕様を切替えられるようにしたので、
アセンブリ工程において製品の作り分けが可能であり、
生産コントロールが容易となる。
【０１８０】［実施の形態２０］実施の形態２０は、実
施の形態１９において説明した切替信号発生回路３１
１，３２１に代えて、それぞれ切替信号発生回路３１１
Ａ，３２１Ａが用いられる。
【０１８１】切替信号発生回路３１１Ａと切替信号発生
回路３２１Ａとは、構造が同じであるので、以下、切替
信号発生回路３１１Ａについて説明する。
【０１８２】切替信号発生回路３１１Ａは、切替信号を
発生するためにパッドとヒューズとを併せ持つ。図２７
を参照して、切替信号発生回路３１１Ａは、切替信号発
生回路３１１に加えて、ヒューズ３１１５をさらに備え
る。出力信号／φＬＶは、電圧選択パッド３１１１をＶ
ＤＤパッドにワイヤリングするか否かに加えて、ヒュー
ズ３１１５をレーザブローするか否かによっても切替え
られる。
【０１８３】ＢＧＡパッケージなどの小型パッケージ
や、ｘ３２ビットなどの多ピン構成の場合は、スペース
的な問題からパッドへのワイヤリングが困難な場合もあ
る。このような場合、ヒューズ３１１５へのレーザブロ
ーの有無で切替信号発生回路３１１Ａの出力信号／φＬ
Ｖの切替が可能となる。
【０１８４】また、ワイヤリング、レーザブローいずれ
の手段もとることができる場合であって、誤ってレーザ
ブローしてしまった場合にも、この実施の形態２０にお
いては、ワイヤリングで戻すことができる。
【０１８５】実施の形態２０によれば、製品仕様を切替
えるための手段としてボンディングオプションとレーザ
ブローの２つの手段を備えたので、いずれかの手段が困
難な場合においても、確実に製品の作り分けを行なうこ
とができる。
【０１８６】今回開示された実施の形態は、すべての点
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は、上記した実施の形態の説明で
はなくて特許請求の範囲によって示され、特許請求の範
囲と均等の意味および範囲内でのすべての変更が含まれ
ることが意図される。
【図面の簡単な説明】
【図１】 この発明による半導体記憶装置を機能的に説
明するための概略ブロック図である。
【図２】 この発明の実施の形態１による半導体記憶装
置のパッド配置を示す図である。
【図３】 この発明の実施の形態２による半導体記憶装
置のパッド配置を示す図である。
【図４】 この発明の実施の形態２による半導体記憶装
置がＴＳＯＰで実装されるときのリードフレームのレイ
アウトを示す図である。
【図５】 この発明の実施の形態３による半導体記憶装
置のパッド配置を示す図である。
【図６】 この発明の実施の形態４による半導体記憶装
置のパッド配置を示す図である。
【図７】 この発明の実施の形態５による半導体記憶装
置のパッド配置を示す図である。
【図８】 この発明の実施の形態６による半導体記憶装
置のパッド配置を示す図である。
【図９】 この発明による半導体記憶装置のＶＤＣＳ回
路およびＶＤＣＰ回路の配置レイアウトを示す図であ
る。
【図１０】 この発明の実施の形態８によるＶＤＣＳ回
路の回路図である。
【図１１】 この発明の実施の形態９によるＶＤＣＳ回
路の回路図である。
【図１２】 この発明によるＡＬＩＶＥ回路の機能を概
略的に説明するためのブロック図である。
【図１３】 図１２に示すＡＬＩＶＥ回路の回路図であ
る。
【図１４】 図１２に示すＡＬＩＶＥ回路から出力され
る信号を入力して動作するＶＤＣＳ回路の回路図であ
る。
【図１５】 中央パッド配置時のデータバスのレイアウ
トを示す図である。
【図１６】 この発明の実施の形態１１による半導体記
憶装置のデータバスのレイアウトを示す図である。
【図１７】 この発明の実施の形態１２による半導体記
憶装置のデータバスのレイアウトを示す図である。
【図１８】 この発明の実施の形態１３による半導体記
憶装置のデータバスのレイアウトを示す図である。
【図１９】 この発明の実施の形態１４による半導体記
憶装置のデータバスのレイアウトを示す図である。
【図２０】 この発明の実施の形態１５による半導体記
憶装置のデータバスのレイアウトを示す図である。
【図２１】 中央パッド配置時のＶＤＣ回路の配置を示
す図である。
【図２２】 この発明の実施の形態１６による半導体記
憶装置のＶＤＣ回路の配置を示す図である。
【図２３】 この発明の実施の形態１７による半導体記
憶装置のＶＤＣ回路の配置を示す図である。
【図２４】 この発明の実施の形態１８による半導体記
憶装置のＶＤＣ回路の配置を示す図である。
【図２５】 この発明による動作電圧モード切替回路の
回路図である。
【図２６】 この発明によるインターフェース電圧モー
ド切替回路の回路図である。
【図２７】 この発明の実施の形態２０による切替信号
発生回路の回路図である。
【図２８】 ｘ３２ビット構成のＤＲＡＭにおけるＴＳ
ＯＰのピン配置を示す図である。
【図２９】 ｘ３２ビット構成のＤＲＡＭにおけるＴＳ
ＯＰ時の従来のパッド配置を示す図である。
【符号の説明】
１ メモリセルアレイ、２ クロック制御回路、３ ア
ドレスバッファ、４入出力バッファ、５ 行アドレスデ
コーダ、６ 列アドレスデコーダ、７ センスアンプ／
入出力制御回路、８，８Ａ，８Ｂ ＶＤＣ回路、１１，
１７ ＶＤＤパッド、１２，１８ ＶＳＳパッド、８
１，８１Ａ，８３ ＶＤＣＳ回路、８２，８４ ＶＤＣ
Ｐ回路、１００ ＡＬＩＶＥ回路、１１３〜１１５，３
１７，８１６ 外部電源ノード、１１６，１１７，３１
８，８１７ 内部電源ノード、２０１〜２０４，２０１
１，２０１２，２０２１，２０２２，２０３１，２０３
２，２０４１，２０４２ バンク、２０５ ＤＱパッ
ド、２０６ ローカルＩ／Ｏ線、２０７，２０７１〜２
０７４ データバス、２０８ イコライズ回路、２０９
グローバルＩ／Ｏ線、３０１ 動作電圧モード切替回
路、３０２ インターフェース電圧モード切替回路、３
１１，３１１Ａ，３２１ 切替信号発生回路、３１２，
８１１，８１１Ａ 差動増幅回路、３１３，８１２，８
１２Ａ 駆動回路、３２２ ＴＴＬインターフェース用
入力回路、３２３ １．８Ｖインターフェース用入力回
路、３２４ ＮＡＮＤ回路、８１３ 切替回路、３１１
１，３２１１ 電圧選択パッド、３１１５ ヒューズ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４９５ Ｇ１１Ｃ 11/34 ３６２Ｈ ３７１Ｋ (72)発明者 田 増成 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内 (72)発明者 岡本 武郎 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 石田 耕三 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 米谷 英樹 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 長澤 勉 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 山内 忠昭 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 松本 淳子 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F044 EE02 5F067 AA01 AA02 AB02 AB03 AB07 5F083 GA30 LA03 LA06 LA07 LA10 LA21 LA27 5M024 AA90 BB30 FF03 FF26 GG13 LL01 LL13 LL14 LL17 PP01 PP02 PP03 PP04 PP10

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 多様なパッケージに対応可能な矩形の半
    導体記憶装置であって、 外部から入力されるデータを記憶する記憶素子と、 前記記憶素子が外部と電源、データおよび信号をそれぞ
    れやり取りするための複数のボンディングパッドとを備
    え、 当該半導体記憶装置の対向する２辺の各々の中央部近傍
    に、第１の電源パッドおよび第１の接地パッドが配置さ
    れ、 前記２辺と異なる他の２辺の各々に沿った周辺部に、第
    ２の電源パッドおよび第２の接地パッドを含む他のボン
    ディングパッドが配列される、半導体記憶装置。
  2. 【請求項２】 当該半導体記憶装置がＴＳＯＰによりパ
    ッケージされるとき、 前記第１の電源パッドは外部電源を供給するリードフレ
    ームと、前記第１の接地パッドは接地されたリードフレ
    ームとそれぞれワイヤリングされて使用され、 当該半導体記憶装置がＢＧＡパッケージおよびマルチチ
    ップパッケージのいずれかによりパッケージされると
    き、 前記第２の電源パッドは外部電源を供給するリードフレ
    ームと、前記第２の接地パッドは接地されたリードフレ
    ームとそれぞれワイヤリングされて使用される、請求項
    １に記載の半導体記憶装置。
  3. 【請求項３】 当該半導体記憶装置は、第１の語構成
    と、前記第１の語構成より大きい第２の語構成との切替
    が可能であり、 当該半導体記憶装置が前記第１の語構成で使用されると
    き、 前記第２の電源パッドは外部電源を供給するリードフレ
    ームと、前記第２の接地パッドは接地されたリードフレ
    ームとそれぞれワイヤリングされて使用され、 当該半導体記憶装置が前記第２の語構成で使用されると
    き、 前記第１の電源パッドは外部電源を供給するリードフレ
    ームと、前記第１の接地パッドは接地されたリードフレ
    ームとそれぞれワイヤリングされて使用される、請求項
    １に記載の半導体記憶装置。
  4. 【請求項４】 前記第１の電源パッドから供給される外
    部電源電位を内部電源電位に変換する第１の電圧降下回
    路と、 前記第２の電源パッドから供給される外部電源電位を内
    部電源電位に変換する第２の電圧降下回路とをさらに備
    え、 前記第１の電圧降下回路は、前記第１の電源パッドおよ
    び第１の接地パッドの近傍に配置され、 前記第２の電圧降下回路は、前記第２の電源パッドおよ
    び第２の接地パッドの近傍に配置される、請求項１に記
    載の半導体記憶装置。
  5. 【請求項５】 前記第１の電圧降下回路は、当該半導体
    記憶装置がＴＳＯＰによりパッケージされるときに活性
    化され、 前記第２の電圧降下回路は、当該半導体記憶装置がＢＧ
    Ａパッケージおよびマルチチップパッケージのいずれか
    によりパッケージされるときに活性化される、請求項４
    に記載の半導体記憶装置。
  6. 【請求項６】 前記第１の電圧降下回路および前記第２
    の電圧降下回路の各々は、 当該半導体記憶装置の内部回路に内部電源電位を供給す
    る内部電源ノードと、 外部電源電位が供給される外部電源ノードと、 前記外部電源電位を前記内部電源電位に変換して前記内
    部電源ノードに供給する内部電源発生回路とを含み、 当該半導体記憶装置は、第１の語構成と、前記第１の語
    構成より大きい第２の語構成との切替が可能であり、 前記内部電源発生回路は、当該半導体記憶装置が前記第
    １の語構成で使用されるとき、前記外部電源ノードから
    前記内部電源ノードへ供給される電流量を抑制する、請
    求項４に記載の半導体記憶装置。
  7. 【請求項７】 前記内部電源発生回路は、 前記内部電源電位と、前記内部電源電位の目標電位であ
    る基準電圧との電位差を増幅して出力する差動増幅回路
    と、 前記差動増幅回路から出力された電位レベルに応じて前
    記外部電源ノードから複数のノードを介して前記内部電
    源ノードに電流を供給する駆動回路と、 当該半導体記憶装置が前記第１の語構成で使用されると
    き、前記複数のノードのうち少なくとも１つ以上のノー
    ドの電流を遮断して、前記駆動回路が前記内部電源ノー
    ドに供給する電流を抑制するように前記駆動回路の能力
    を切替える切替回路とからなる、請求項６に記載の半導
    体記憶装置。
  8. 【請求項８】 前記内部電源発生回路は、 前記内部電源電位と、前記内部電源電位の目標電位であ
    る基準電圧との電位差を増幅して出力する差動増幅回路
    と、 前記差動増幅回路から出力された電位レベルに応じて前
    記外部電源ノードから前記内部電源ノードに電流を供給
    する駆動回路と、 当該半導体記憶装置が前記第１の語構成で使用されると
    き、前記差動増幅回路から出力される電位レベルを高く
    して、前記駆動回路が前記内部電源ノードに供給する電
    流を抑制するように前記差動増幅回路の能力を切替える
    切替回路とからなる、請求項６に記載の半導体記憶装
    置。
  9. 【請求項９】 外部電源投入後、前記内部電源電位が所
    定の電位になるまで活性化信号を発生するパワーオン回
    路をさらに備え、 前記第１の電圧降下回路および前記第２の電圧降下回路
    は、それぞれ複数備えられ、 前記パワーオン回路は、複数備えられた前記第１の電圧
    降下回路と前記第２の電圧降下回路とのそれぞれにおい
    て、少なくとも１つずつ接続され、 前記パワーオン回路が接続された前記第１の電圧降下回
    路および前記第２の電圧降下回路は、前記パワーオン回
    路から受ける前記活性化信号に応じて、前記外部電源ノ
    ードから前記内部電源ノードへ供給する電流量を増加さ
    せる、請求項６に記載の半導体記憶装置。
  10. 【請求項１０】 前記他の２辺の各々に沿って配列され
    たボンディングパッドの列の端部の各々に配置される複
    数のボンディングパッドは、当該半導体記憶装置が封入
    されるパッケージのピン配列と逆順に配置される、請求
    項１に記載の半導体記憶装置。
  11. 【請求項１１】 前記第２の電源パッドおよび第２の接
    地パッドは、前記他の２辺の各々に沿って配列されたボ
    ンディングパッドの列の最端部の各々に配置される、請
    求項３に記載の半導体記憶装置。
  12. 【請求項１２】 前記他の２辺の各々に沿って配列され
    るボンディングパッドの列は、第１の語構成で使用され
    る第３の電源パッドおよび第３の接地パッドの対と、前
    記第１の語構成より大きい第２の語構成で使用される第
    ４の電源パッドおよび第４の接地パッドの対とを各々少
    なくとも１対以上含み、 前記第３の電源パッドおよび第３の接地パッドの対並び
    に前記第４の電源パッドおよび第４の接地パッドの対の
    各々は、前記他の２辺の各々に沿って配列されるボンデ
    ィングパッドの列の前記端部の各々に配置され、 前記第３の電源パッドおよび第３の接地パッドは、当該
    半導体記憶装置が封入されるパッケージのピン配列と同
    順に配置され、 前記第４の電源パッドおよび第４の接地パッドは、当該
    半導体記憶装置が封入されるパッケージのピン配列と逆
    順に配置される、請求項１０に記載の半導体記憶装置。
  13. 【請求項１３】 前記記憶素子は、 複数のメモリセルを含むメモリセルアレイと、 前記ボンディングパッドに含まれるデータ入出力パッド
    に接続されて外部とデータの入出力を行なう入出力回路
    と、 前記メモリセルアレイと前記入出力回路との間のデータ
    の伝送を行なうデータバスとを含み、 前記メモリセルアレイは、当該半導体記憶装置を中央で
    縦横に区分して形成される４つの領域のそれぞれに分割
    して配置された４つのバンクからなり、 前記入出力回路は、前記ボンディングパッドの列ととも
    に前記他の２辺に沿った周辺部に配置され、 前記データバスは、前記各バンク間および前記他の２辺
    に沿って配置され、 前記各バンクは、前記他の２辺に平行な前記バンク間に
    配置された中央のデータバスと接続される、請求項１に
    記載の半導体記憶装置。
  14. 【請求項１４】 前記データバスを所定の期間、所定の
    電位に設定するイコライズ回路をさらに備え、 前記イコライズ回路は、前記入出力回路と前記各バンク
    とを接続する前記データバスのデータ経路上に、少なく
    とも１つ以上配置される、請求項１３に記載の半導体記
    憶装置。
  15. 【請求項１５】 前記記憶素子は、 複数のメモリセルを含むメモリセルアレイと、 前記ボンディングパッドに含まれるデータ入出力パッド
    に接続されて外部とデータの入出力を行なう入出力回路
    と、 前記メモリセルアレイと前記入出力回路との間のデータ
    の伝送を行なうデータバスとを含み、 前記メモリセルアレイは、当該半導体記憶装置を中央で
    縦横に区分して形成される４つの領域のそれぞれに分割
    して配置された４つのバンクからなり、 前記入出力回路は、前記ボンディングパッドの列ととも
    に前記他の２辺に沿った周辺部に配置され、 前記データバスは、前記他の２辺に平行する当該半導体
    記憶装置の中央部と、前記２辺および前記他の２辺とに
    沿って配置され、 前記各バンクは、前記他の２辺に平行な前記バンク間に
    配置された中央のデータバスと接続される、請求項１に
    記載の半導体記憶装置。
  16. 【請求項１６】 前記記憶素子は、 複数のメモリセルを含むメモリセルアレイと、 前記ボンディングパッドに含まれるデータ入出力パッド
    に接続されて外部とデータの入出力を行なう入出力回路
    と、 前記メモリセルアレイと前記入出力回路との間のデータ
    の伝送を行なうデータバスとを含み、 前記メモリセルアレイは、階層Ｉ／Ｏ構成のメモリセル
    アレイであって、当該半導体記憶装置を中央で縦横に区
    分して形成される４つの領域のそれぞれに分割して配置
    された４つのバンクからなり、 前記入出力回路は、前記ボンディングパッドの列ととも
    に前記他の２辺に沿った周辺部に配置され、 前記データバスは、前記２辺に平行する当該半導体記憶
    装置の中央部および前記他の２辺に沿って配置され、 前記各バンクは、前記２辺に平行な前記バンク間に配置
    された中央のデータバスと接続される、請求項１に記載
    の半導体記憶装置。
  17. 【請求項１７】 前記第１の電圧降下回路は、メモリセ
    ルアレイの電源を供給する電圧降下回路であり、当該半
    導体記憶装置の外周に沿って配線される内部電源線の下
    部に配置される、請求項４に記載の半導体記憶装置。
  18. 【請求項１８】 前記記憶素子は、 複数のメモリセルを含むメモリセルアレイと、 前記第１の電源パッドから供給される外部電源電位を内
    部電源電位に変換して前記メモリセルアレイに電源を供
    給する電圧降下回路とを含み、 前記電圧降下回路は、前記メモリセルアレイ上の各々の
    センスアンプ帯に小型化して配置され、前記第１の電源
    パッドと接続されて前記２辺の各々に沿って配線される
    第１の外部電源線と、前記第１の外部電源線と接続され
    て前記メモリセルアレイ上に複数配線される第２の外部
    電源線とを介して前記第１の電源パッドから前記外部電
    源電位が供給される、請求項１に記載の半導体記憶装
    置。
  19. 【請求項１９】 内部電源電圧およびインターフェース
    電圧の各々を切替可能な半導体記憶装置であって、 前記内部電源電圧を切替える第１の切替信号を発生する
    第１の切替信号発生回路と、 前記インターフェース電圧を切替える第２の切替信号を
    発生する第２の切替信号発生回路と、 前記第１の切替信号に応じて、外部電源電圧を所定の内
    部電源電圧に変換して内部電源ノードへ出力する内部電
    源発生回路と、 前記第２の切替信号に応じて、外部入力信号の論理レベ
    ルを決定する電圧のしきい値を切替える入力回路とを備
    え、 前記第１の切替信号発生回路は、第１のボンディングパ
    ッドを含み、前記第１のボンディングパッドに所定の電
    位が供給されるワイヤを接続するか否かに応じて前記第
    １の切替信号を発生し、 前記第２の切替信号発生回路は、第２のボンディングパ
    ッドを含み、前記第２のボンディングパッドに所定の電
    位が供給されるワイヤを接続するか否かに応じて前記第
    ２の切替信号を発生する、半導体記憶装置。
  20. 【請求項２０】 前記第１の切替信号発生回路は、前記
    第１のボンディングパッドに接続されるノードと内部電
    源ノードとに接続される第１のヒューズをさらに含み、
    前記第１のヒューズをレーザブローするか否かに応じて
    前記第１の切替信号を発生するとともに、前記第１のヒ
    ューズが誤切断されたとき、前記第１のボンディングパ
    ッドに所定の電位が供給されるワイヤを接続するか否か
    に応じて前記第１の切替信号を発生し、 前記第２の切替信号発生回路は、前記第２のボンディン
    グパッドに接続されるノードと内部電源ノードとに接続
    される第２のヒューズをさらに含み、前記第２のヒュー
    ズをレーザブローするか否かに応じて前記第２の切替信
    号を発生するとともに、前記第２のヒューズが誤切断さ
    れたとき、前記第２のボンディングパッドに所定の電位
    が供給されるワイヤを接続するか否かに応じて前記第２
    の切替信号を発生する、請求項１９に記載の半導体記憶
    装置。
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