JP2007184544A - 熱放出型半導体チップとテープ配線基板、及びそれらを用いたテープパッケージ - Google Patents

熱放出型半導体チップとテープ配線基板、及びそれらを用いたテープパッケージ Download PDF

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Abstract

【課題】半導体チップから発生する熱を効率良く放出するテープパッケージ用熱放出型半導体チップを提供する。
【解決手段】活性面11の周縁部の少なくとも一辺に配置されて電源パッド14と接地パッド15とを含む複数の入力パッド12と、入力パッドの外側の活性面の周縁部に沿って配置される複数の出力パッド16とを備え、電源パッド及び接地パッドは、少なくとも一辺の中心領域に配置されるテープパッケージ用熱放出方半導体チップ。
【選択図】図3

Description

本発明は、熱放出型半導体チップとテープ配線基板、及びそれを用いたテープパッケージに関し、詳しくは半導体チップから発生する熱を外部に効果的に放出することのできる熱放出型半導体チップとテープ配線基板、及びそれらを用いたテープパッケージに関する。
携帯電話用LCD(Liquid Crystal Display)、コンピュータ用TFT/LCD(Thin Film Transistor LCD)、家庭用PDP(Plasma Display Panel)など、平板表示装置産業の発達により、平板表示装置の部品であるテープパッケージもさらに発展しつつある。近年、平板表示装置の小型化傾向に伴うテープパッケージの配線パターンにも微細ピッチが求められている。
このようなテープパッケージには、テープ配線基板を用いた半導体パッケージとして、テープキャリアパッケージ(Tape Carrier Package;TCP)とチップオンフィルム(COF)パッケージとに大別される。TCPは、テープ配線基板のウインドウから露出したインナーリード(inner lead)に半導体チップがインナーリード接続(Inner Lead Bonding;ILB)方式で実装される構造を有する。COFパッケージは、ウインドウのないテープ配線基板に、半導体チップが接続工程で実装される構造を有する。
COFパッケージにおいて、外部接続端子で半田ボールの代りにテープ配線基板上に形成された入力配線パターン及び出力配線パターンを用い、入力配線パターン及び出力配線パターンの末端が印刷回路基板又はディスプレイパネルに直接取り付けられる。
図1は、従来技術によるテープパッケージを示す平面図であり、図2は、図1のII−II線に沿った断面図である。図3は、図1のテープパッケージの半導体チップを示す平面図である。
従来技術によるテープパッケージ100は、図1乃至図3に示すように、COFパッケージであり、テープ配線基板20の上部面に、半導体チップ10がバンプ18を介して接続される。そして、接続された部分は、アンダーフィル(underfill)工程によって充填されたカプセル材料30により封止される。その際、テープ配線基板20の入力配線パターン23及び出力配線パターン28にバンプ18を介して半導体チップ10が接続される。
半導体チップ10は、活性面11の周縁部に沿って複数の入力パッド12及び出力パッド16が形成されており、活性面11の中心領域に複数のロジックセルが分布している。入力パッド12は、半導体チップ10の一側の長辺に沿って形成され、複数の信号パッド13を初めとする電源パッド14と接地パッド15とを含む。半導体チップ10全体に所定の電源及び接地を提供するために、複数の電源パッド14及び接地パッド15が分散配置されている。
図4は、図1のテープパッケージ100の、作動中に発生する熱による温度分布図である。ロジックセルが半導体チップ10の中心領域に分布しているため、図4に示すように、半導体チップ10の中心領域から熱が最も多く発生することが確認できる。テープパッケージ100の半導体チップ10から発生する熱は、半導体チップ10に接合された入力配線パターン23及び出力配線パターン28を経由して印刷回路基板40とパネル50へ放出される。
ところで、入力配線パターン23及び出力配線パターン28は、熱の移動経路とは関係なく、同じピッチかつ幅でパターニングされるため、半導体チップ10の中心領域から発生する熱を効果的に外部へ放出させるのには限界がある。そして、熱が多く発生する電源パッド14及び接地パッド15は、入力パッド12内で分散されているため、熱の移動経路である入力配線パターン23の長さが長くなり熱放射を減らす。すなわち、一般に、入力配線パターン23は、半導体チップ10の中心領域から外周部へ近づくほど、その長さが次弟に長くなる。ところが、入力パッド12に含まれる電源パッド14及び接地パッド15が、分散されているため、電源パッド14及び接地パッド15に接続された入力配線パターン23は中心領域に配置された入力配線パターン23に比べて長さが長い。従って、電源パッド14及び接地パッド15に接続された入力配線パターン23を通した熱の移動経路が長くなるので、熱放射性が劣るようになる。しかも、半導体チップ10の動作周波数及び使用電圧の急速な増加傾向によって動作中に多量の熱が発生するという問題点がある。
そこで、本発明は上記従来のテープパッケージにおける問題点に鑑みてなされたものであって、本発明の目的は、半導体チップから発生する熱を外部に効果的に放出することのできる熱放出型半導体チップとテープ配線基板、及びそれらを用いたテープパッケージを提供することにある。
上記目的を達成するためになされた本発明によるテープパッケージ用熱放出型半導体チップは、活性面の周縁部の少なくとも一辺に配置されて電源パッドと接地パッドとを含む複数の入力パッドと、前記入力パッドの外側の活性面の周縁部に沿って配置される複数の出力パッドとを備え、前記電源パッド及び接地パッドは、少なくとも一辺の中心領域に配置されることを特徴とする。
また、上記目的を達成するためになされた本発明によるテープパッケージ用熱放出型半導体チップは、活性面の周縁部の一辺の中心領域に配置される複数の電源パッドと接地パッドとを含む複数の入力パッドと、前記活性面の周縁部に沿って配置される複数の出力パッドと、を備えることを特徴とする。
上記目的を達成するためになされた本発明による熱放出型テープパッケージは、活性面の周縁部の少なくとも一辺に配置されて電源パッドと接地パッドとを含む複数の入力パッドと、該入力パッドの外側の活性面の周縁部に沿って配置される複数の出力パッドと、を備え、前記電源パッド及び接地パッドが少なくとも一辺の中心領域に配置される半導体チップと、一面に前記半導体チップが実装されるチップ実装領域を有するベースフィルムと、前記半導体チップの入力パッド及び出力パッドがそれぞれバンプを介して接続され、前記チップ実装領域からベースフィルムの一側へ延びる入力配線パターンと、他側へ延びる出力配線パターンとを含むテープ配線基板と、前記入力配線パターン及び出力配線パターンの両端部が露出するように該入力配線パターン及び出力配線パターン部分を覆う保持層と、前記半導体チップとテープ配線基板とが接続された部分を封止するカプセル材料と、を備えることを特徴とする。
また、上記目的を達成するためになされた本発明による熱放出型テープパッケージは、活性面の周縁部に沿って配置される入力パッド及び出力パッドのうち、該入力パッドが活性面の周縁部の一辺に配置されて前記一辺の中心領域に配置される電源パッドと接地パッドとを含む半導体チップと、前記半導体チップの入力パッド及び出力パッドがそれぞれバンプを介して接続されるテープ配線基板と、前記半導体チップと前記テープ配線基板との接続部分を封止するカプセル材料と、を備えることを特徴とする。
上記目的を達成するためになされた本発明による熱放出型テープパッケージのテープ配線基板は、活性面の周縁部に沿って複数の入力パッドと出力パッドとが形成され、該入力パッドが前記活性面の周縁部の一辺に配置されて電源パッドと接地パッドとを含み、該電源パッド及び接地パッドが前記一辺の中心領域に配置される半導体チップ用テープ配線基板であって、一面に半導体チップが実装されるチップ実装領域を有するベースフィルムと、前記半導体チップの複数の入力パッド及び出力パッドがそれぞれバンプを介して接続され、前記チップ実装領域からベースフィルムの一側へ延びる複数の入力配線パターンと、他側へ延びる複数の出力配線バターンと、前記入力配線パターン及び出力配線パターンの両端部が露出するように該入力配線パターン及び出力配線パターン部分を覆う保持層と、を有し、中心領域に形成される前記入力配線パターンは、略直線状に延長されることを特徴とする。
また、上記目的を達成するためになされた本発明による熱放出型テープパッケージのテープ配線基板は、前記半導体チップの複数の入力パッド及び出力パッドにそれぞれバンプを介して接続され、複数の入力配線パターンと複数の出力配線パターンとを有する配線パターンと、前記入力配線パターン及び出力配線パターンの両先端部を露出させる保持層と、を有し、前記各々の入力配線パターンは、略直線状に延長されて形成されることを特徴とする。
本発明に係る熱放出型半導体チップとテープ配線基板、及びそれらを用いたテープパッケージによれば、半導体チップの入力パッドの中、電源パッド及び接地パッドを一側の長辺の中心領域に配置形成し、電源パッド及び接地パッドに接続する電源配線パターン及び接地配線パターンの長さを最大に短くかつ幅が広く形成することにより、半導体チップから発生する熱を電源パッド及び接地パッドに接続された電源配線パターン及び接地配線パターンを通じて外部へ速かに排出させ得るという効果がある。
また、電源パッド及び接地パッドは、使用電圧に従ってグループを成して形成され、グループのうち、少なくとも一つのグループに属する入力パッドに接続された入力配線パターンの中間部、又は基板パッドを一体に形成することにより、半導体チップから発生する熱をさらに効果的に外部へ放出させ得る。
次に、本発明に係る熱放出型半導体チップとテープ配線基板、及びそれらを用いたテープパッケージを実施するための最良の形態の具体例を図面を参照しながら詳細に説明する。
ここに説明される実施形態は、本発明の属する技術分野における当業者が、本発明を十分に実施できるように例示するだけであり、本発明の範囲を制限するわけではない。実施形態を説明するにおいて、一部構造や製造工程についてはその説明を省略し、あるいは図面の図示を省略する。これは、本発明の特徴的な構成をより明確に示すためである。同様の理由で図面に図示された一部の構成要素は、折々、誇張しあるいは概略的に示し、各構成要素の大きさが実際の大きさを全面的に反映するものではない。
図5は、本発明の第1実施形態によるテープパッケージ用熱放出型半導体チップ110を示す平面図である。図6は、図5の「A」部分の拡大図である。一方、図5では図面を簡略に表示するために、電源パッド114及び接地パッド115を一つずつだけ示しているが、実質的には、図6に示すように4つが一つのグループで形成される。
図5及び図6に示すように、本発明の第1実施形態によるテープパッケージ用半導体チップ110は、活性面111の周縁部に沿って複数の入力パッド112と出力パッド116とが配置されており、入力パッド112は活性面111の周縁部の一辺に配置される。
特に、入力パッド112の中、電源パッド114及び接地パッド115は、一辺の中心領域に配置される。何故ならば、活性面111の一辺の中心領域に配置される入力パッド112と接続するテープ配線基板の入力配線パターンの長さが短いため、半導体チップ110の中心領域から発生する熱を速かに外部へ放出させ得るのである。
半導体チップ110は、活性面111が長方形であり、信号パッド113、電源パッド114、及び接地パッド115を含む入力パッド112は、活性面111の一側の長辺に配置される。電源パッド114と接地パッド115は、一側の長辺の中心領域に配置され、信号パッド113は電源パッド114及び接地パッド115の両側に配置される。
そして、各々電源パッド114と接地パッド115は、使用電圧に従ってグループを成して形成される。例えば、半導体チップ110が使用電圧で1.5ボルトV1と5ボルトV2を用いる場合、1.5ボルトを用いる電源パッド114aと接地パッド115aがそれぞれのグループVDD1、VSS1を成して形成され、5ボルトを用いる電源パッド114bと接地パッド115bがそれぞれグループVDD2、VSS2を成して形成される。
その際、VDD1とVSS1が隣接して配置され、VDD2とVSS2が隣接して配置される。4つのグループは、VDD1、VSS1、VDD2、VSS2の順に配置されてもよく、VDD1、VSS1、VSS2、VDD2の順に配置されてもよい。また、VSS1、VDD1、VSS2、VDD2の順に配置されてもよく、VDD2、VSS2、VDD1、VSS1の順に配置されてもよい。さらには、VDD2、VSS2、VSS1、VDD1の順に配置されてもよく、VSS2、VDD2、VSS1、VDD1の順に配置されてもよい。本実施形態では4つのグループがVDD1、VSS1、VDD2、VSS2の順に配置された例を開示した。そして、電源パッド(または接地パッド)4つが一つのグループに形成された例を開示したが、これに限定されるものではない。
そして、出力パッド116は、入力パッド112が配置された部分を除いた活性面111の周縁部に沿って形成される。一方、本実施形態では、活性面111の4辺に複数の入力パッド112及び出力パッド116が形成された例を開示したが、これに限られるわけではなく、活性面111の2つの長辺にそれぞれ入力パッド112と出力パッド116が分離されて形成することもできる。
本発明の第1実施形態による半導体チップ110が実装されたテープパッケージ200の第1実施形態を図7及び図8に示す。
図7及び図8に示すように、本発明の第1実施形態によるテープパッケージ200は、半導体チップ110がバンプ118を介してテープ配線基板120の上部面に接続され、接続された部分は、半導体チップ110とテープ配線基板120間に充填されたカプセル材料130により封止されるCOFパッケージの一種である。その際、半導体チップ110がテープ配線基板120に接続されるため、半導体チップ110の背面に遮られて半導体チップ110の入力パッド112及び出力パッド116と入力配線パターン123及び出力配線パターン128の一端部が見えないが、図7では、これを開示して入力パッド112及び出力パッド116と入力配線パターン123及び出力配線パターン128の一端部が接続された状態を図示した。
テープ配線基板120は、ベースフィルム121の上部面に金属層をパターニングして形成された入力配線パターン123及び出力配線パターン128を含む。ベースフィルム121は、その中心領域に半導体チップ110が実装されるチップ実装領域を形成しており、ベースフィルム121の両側の周縁部に沿って所定間隔を開けてスプロケット孔122が形成されている。その際、チップ実装領域はスプロケット孔122が配置された方向に対し垂直に形成される。ベースフィルム121の素材として絶縁性の合成樹脂が用いられ、例えば、ポリイミド樹脂、アクリル樹脂、ポリエーテルニトリル樹脂、ポリエーテルスルホン樹脂、ポリエチレンテレフタルレート樹脂、ポリエチレンナフタルレート樹脂、又は、ポリ塩化ビニル樹脂、などの合成樹脂が用いられる。好ましくは、ベースフィルム121の素材としてポリイミド樹脂を用いる。一方、テープパッケージ200が実装環境で用いられる場合には、スプロケット孔122が形成されたベースフィルム121の周縁部は除去され、スプロケット孔122の内側のパッケージ領域がテープパッケージ200用ベースフィルム121として用いられる。
入力配線パターン123及び出力配線パターン128は、ベースフィルム121の上部面に金属層の銅箔(CuFoil)を付着させた後、写真工程でパターニングして形成する。入力配線パターン123及び出力配線パターン128は、一端に入力パッド112及び出力パッド116がそれぞれバンプ118を介して接続され、一端と接続された複数の他端は、チップ実装領域の外へ延びている入力配線パターン123及び出力配線パターン128を含む。その際、入力配線パターン123及び出力配線パターン128の一端は、入力パッド112及び出力パッド116が接続できるようにチップ実装領域の周縁部に沿って形成され、入力配線パターン123の他端は、半導体チップ110を中心にベースフィルム121の一側へ延び、出力配線パターン128の他端は、ベースフィルム121の他側へ延びている。入力配線パターン123と出力配線パターン128は、スプロケット孔122が形成された方向に並んで延びている。入力配線パターン123の他端は、印刷回路基板に接続され、出力配線パターン128の他端は、パネルにそれぞれ接続される。
そして、入力配線パターン123は、電源パッド114にそれぞれ接続する電源配線パターン125と、接地パッド115にそれぞれ接続する接地配線パターン126と、信号パッド113にそれぞれ接続する信号配線パターン124とを含む。その際、電源配線パターン125及び接地配線パターン126は、ベースフィルム121の中心領域に形成されるため、信号配線パターン124に比べて長さが短く形成される。
入力配線パターン123及び出力配線パターン128の素材として、銅を初めとする良好な電気伝導性を有するニッケル(Ni)、金(Au)、半田、又は、これらの材料の合金などが用いられる。一方、第1実施形態では、入力配線パターン123及び出力配線パターン128がベースフィルム121の上部面にのみ形成された例を開示したが、下部面にも共に形成することができる。
そして、ベースフィルム121の上部面に形成された入力配線パターン123及び出力配線パターン128は、半田レジストのような保持層129で保持され、半導体チップ110の入力パッド112及び出力パッド116、印刷回路基板及びパネルに接続される入力配線パターン123及び出力配線パターン128の両端は、保持層129の外へ露出している。
その際、入力配線パターン123は、基板パッド123a、中間部123b、及び接続パッド123cからなる。基板パッド123aは、入力パッド112にバンプ118を介して接続される。中間部123bは、基板パッド123aから延び、保持層129で覆われている。さらに、接続パッド123cは、中間部123bから延び、保持層129の外へ露出して印刷回路基板に接続される。ここで、入力配線パターン123の接続パッド123cは、保持層129の開放部129aを通して一括に露出できる。一方、出力配線パターン128もまた、入力配線パターン123と同様に基板パッド、中間部及び接続パッドからなる。
従って、本発明の第1実施形態によれば、半導体チップ110は、活性面の一辺の中心領域に電源パッド114及び接地パッド115が配置され、電源パッド114及び接地パッド115に長さの短い電源配線パターン125及び接地配線パターン126が接続されるため、半導体チップ110の中心領域から発生する熱は、電源配線パターン125及び接地配線パターン126を通じて速かに外部へ放出させ得る。一方、本発明の第1実施形態では、テープパッケージ200としてCOFパッケージを開示したが、TCPにもそのまま適用できることは言うまでもない。
本発明の第1実施形態による半導体チップ110が実装されたテープパッケージ300の第2実施形態を図9に示す。ここで、テープ配線基板220の出力配線パターンは、第1実施形態のテープパッケージと略同様に形成されるので省略し、図9を含む以後の図面では、テープパッケージの入力配線パターン部分を中心に示した。
図9を示すように、第2実施形態によるテープパッケージ300は、電源配線パターン225及び接地配線パターン226を通じて熱がさらに効果的に外部へ放出できるように、電源配線パターン225及び接地配線パターン226は略直線状に形成される。
その理由は、半導体チップ110から発生する熱の移動は距離と関わるため、電源配線パターン225及び接地配線パターン226を最も直線状になるように形成することが好ましい。すなわち、保持層229の開放部229aへ露出して所定間隔で接続パッド225c、226cに供えられる直前まで、電源配線パターン225及び接地配線パターン226は最も直線状になるように形成される。その際、電源配線パターン225及び接地配線パターン226はベースフィルム221の中心領域に形成されるため、最も直線状になるように形成することが可能である。その他、複数の信号配線パターン224もまた、略直線状に形成することが好ましい。
本発明の第1実施形態による半導体チップ110が実装されたテープパッケージ400の第3実施形態を図10及び図11に示す。図10及び図11に示すように、第3実施形態によるテープパッケージ400は、電源配線パターン325及び接地配線パターン326を通じて熱がさらに効果的に外部へ放出できるように、電源配線パターン325及び接地配線パターン326は、信号配線パターン324に比べて幅が広く形成される。その理由は、半導体チップ110から発生する熱の移動は面積と関わるため、電源配線パターン325及び接地配線パターン326を最大限広く形成することが好ましい。
尚、電源配線パターン325及び接地配線パターン326の基板パッド325a、326aは、半導体チップ110の電源パッド114及び接地パッド115との接合性のため、幅を広げるのに制限があるものの、保持層329で覆われた中間部325b、326bの場合は、拡大が可能である。従って、電源配線パターン325及び接地配線パターン326の中間部325b、326bの幅が、電源配線パターン325及び接地配線パターン326の基板パッド325a、326aの幅より広く形成される。さらに、保持層329は、実質的に基準面329bに対して±150μmの公差(d)を有して形成されるため、中間部325b、326bの幅の拡大は、保持層329の基準面329bから約150μm内側から始まる。
その他、可能であれば、信号配線パターン324もまた、中間部の幅が基板パッドの幅より広く形成されることが好ましい。
本発明の第1実施形態による半導体チップ110が実装されたテープパッケージ500の第4実施形態を図12に示す。図12に示すように、第4実施形態によるテープパッケージ500は、電源配線パターン425及び接地配線パターン426を通じて熱がさらに効果的に外部へ放出できるように、グループに属する電源配線パターン425及び接地配線パターン426がそれぞれ一体に形成される。上述したように、半導体チップ110の電源パッド114と接地パッド115は、使用電圧に従ってグループを成して形成される。従って、グループのうち、少なくとも一つのグループに属する入力パッドに接続された入力配線パターンの中間部を一体に形成する。ここで、入力パッドは、電源パッド114、あるいは接地パッド115であり、入力配線パターンは、電源配線パターン425、あるいは接地配線パターン426である。この場合、これらはグループ単位で所定間隔隔てられるように形成される。本実施形態では、電源配線パターン425の中間部425bが一体に形成された例を開示した。その際、電源配線パターン425の中間部425bに対して隣接する接地配線パターン426の中間部426bは、分離されている。
図12の第4実施形態では、グループに属する電源配線パターンの中間部を一体に形成した例を開示したが、図13に示すように、接続パッド525cを一体に形成することができる。図13に示すように、第5実施形態によるテープパッケージ600は、グループに属する電源配線パターン525の接続パッド525cを一体に形成することにより、半導体チップ110から発生する熱を電源配線パターン525及び接地配線パターン526を通じてさらに効果的に外部へ放出させ得る。
本実施形態では、電源配線パターン525の接続パッド525cが一体に形成された例を開示したが、これに限られるものではない。その際、電源配線パターン525の接続パッド525cに隣接する接地配線パターン526の接続パッド526cは、分離されている。
或いは、図14の第6実施形態に示すように、グループに属する電源配線パターン625の中間部625bと接続パッド625cを一体に形成することができる。本実施形態によるテープパッケージ700では、電源配線パターン625の中間部625b及び接続パッド625cが一体に形成された例を開示したが、これに限られるものではない。その際、電源配線パターン625の中間部625bと接続パッド625cに対して隣接する接地配線パターン626の中間部626bと接続パッド626cは、分離されている。
図15は、本発明の第2実施形態による半導体チップ210が実装されたテープパッケージ800を示す平面図である。図15に示すように、本発明の第2実施形態による半導体チップ210が実装された半導体パッケージ800は、半導体チップ210がテープ配線基板720に接続された構造を有する。
第2実施形態による半導体チップ210の入力パッドは、電源パッド214及び接地パッド215が形成された長辺の中心領域から所定間隔隔てられた位置に形成された少なくとも一つ以上の電源分散用パッド217をさらに含む。その際、電源分散用パッド217は電源パッド214及び接地パッド215を中心に両側に形成することができる。
電源分散用パッド217は、チップ実装領域内に形成された入力配線パターンの内部配線パターン727を通して電源パッド214に接続し、チップ実装領域の外へ入力配線パターンがパターニングされない。すなわち、内部配線パターン727は、一端が電源配線パターン725の基板パッド725aと接続されてチップ実装領域の内側に形成され、一端と接続された他端が、電源分散用パッド217にバンプを介して接続される。内部配線パターン727の両端を除いた部分は、保持層で覆うことができる。
このとき、内部配線パターン727は、電源パッド214を通して供給された電源を電源分散用パッド217へ供給することで、活性面211の周縁部へ電源を安定的に供給できる。さらに、電源分散用パッド217から発生する熱は、内部配線パターン727を経由し電源配線パターン725に速かに排出させ得る。また、内部配線パターン727を除いたテープ配線基板720部分は、図7乃至図14に開示されたテープ配線基板と同じ構造で具現できる。
尚、本明細書と図面に開示された本発明の実施形態は、理解を助けるために特定例を提示したに過ぎず、本発明の範囲を限定するものではない。ここに開示された実施形態の他にも本発明の技術的思想に基づき他の変形例が実施可能であることは自明である。
従来技術によるテープパッケージを示す平面図である。 図1のII−II線に沿った断面図である。 図1のテープパッケージの半導体チップを示す平面図である。 図1のテープパッケージの、作動中に発生する熱による温度分布図である。 本発明の第1実施形態によるテープパッケージ用熱放出型半導体チップを示す平面図である。 図5の「A」部分の拡大図である。 図5の半導体チップが実装されたテープパッケージの第1実施形態を示す平面図である。 図7のVII−VII線に沿った断面図である。 図5の半導体チップが実装されたテープパッケージの第2実施形態を示す平面図である。 図5の半導体チップが実装されたテープパッケージの第3実施形態を示す平図である。 図10の電源・接地配線パターンを示す拡大図である。 図5の半導体チップが実装されたテープパッケージの第4実施形態を示す拡大図である。 図5の半導体チップが実装されたテープパッケージの第5実施形態を示す拡大図である。 図5の半導体チップが実装されたテープパッケージの第6実施形態を示す拡大図である。 本発明の第2実施形態による半導体チップが実装されたテープパッケージを示す平面図である。
符号の説明
10、110、210 半導体チップ
11、111、211 活性面
12、112 入力パッド
13、113 信号パッド
14、114、214 電源パッド
15、115、215 接地パッド
16、116 出力パッド
18、118 バンプ
20、120、220、320、720 テープ配線基板
23、123 入力配線パターン
28、128 出力配線パターン
30、130 カプセル材料
40 印刷回路基板
50 パネル
100 テープパッケージ
121、221 ベースフィルム
122 スプロケット孔
123 入力配線パターン
124,224、324 信号配線パターン
125、225、325、425、525、625、725 電源配線パターン
126、226、326、426、526、626 接地配線パターン
129、229、329 保持層
200、300、400、500、600、700、800 テープパッケージ
217 電源分散用パッド
727 内部配線パターン

Claims (35)

  1. 活性面の周縁部の少なくとも一辺に配置されて電源パッドと接地パッドとを含む複数の入力パッドと、
    前記入力パッドの外側の活性面の周縁部に沿って配置される複数の出力パッドと、を備え、
    前記電源パッド及び接地パッドは、少なくとも一辺の中心領域に配置されることを特徴とするテープパッケージ用熱放出型半導体チップ。
  2. 前記入力パッドは、少なくとも一つ以上の信号パッドを含み、
    前記信号パッドは、前記電源パッド及び接地パッドの両側に配置されることを特徴とする請求項1に記載のテープパッケージ用熱放出型半導体チップ。
  3. 前記電源パッド及び接地パッドは、使用電圧に従ってグループを成して形成されることを特徴とする請求項1に記載のテープパッケージ用熱放出型半導体チップ。
  4. 前記活性面は長方形形状をなし、長方形の一側の長辺に入力パッドが配置されることを特徴とする請求項1に記載のテープパッケージ用熱放出型半導体チップ。
  5. 前記入力パッドは、前記電源パッド及び接地パッドが形成された一辺の中心領域から所定間隔離隔して形成される少なくとも一つ以上の電源分散用パッドをさらに含むことを特徴とする請求項4に記載のテープパッケージ用熱放出型半導体チップ。
  6. 活性面の周縁部の少なくとも一辺に配置されて電源パッドと接地パッドとを含む複数の入力パッドと、該入力パッドの外側の活性面の周縁部に沿って配置される複数の出力パッドと、を備え、前記電源パッド及び接地パッドが少なくとも一辺の中心領域に配置される半導体チップと、
    一面に前記半導体チップが実装されるチップ実装領域を有するベースフィルムと、前記半導体チップの入力パッド及び出力パッドがそれぞれバンプを介して接続され、前記チップ実装領域からベースフィルムの一側へ延びる入力配線パターンと、他側へ延びる出力配線パターンとを含むテープ配線基板と、
    前記入力配線パターン及び出力配線パターンの両端部が露出するように該入力配線パターン及び出力配線パターン部分を覆う保持層と、
    前記半導体チップと前記テープ配線基板とが接続された部分を封止するカプセル材料と、を備えることを特徴とする熱放出型テープパッケージ。
  7. 前記入力パッドは、少なくとも一つ以上の信号パッドを含み、該信号パッドは、前記電源パッド及び接地パッドの両側に配置されることを特徴とする請求項6に記載の熱放出型テープパッケージ。
  8. 前記入力配線パターンは、前記電源パッドにそれぞれ接続される複数の電源配線パターンと、前記接地パッドにそれぞれ接続される複数の接地配線パターンと、前記信号パッドにそれぞれ接続される複数の信号配線パターンと、を含み、
    前記電源配線パターン及び接地配線パターンは、略直線状に延長して形成されることを特徴とする請求項7に記載の熱放出型テープパッケージ。
  9. 前記入力配線パターンは、前記入力パッドが前記バンプを介して接続される基板パッドと、該基板パッドと接続されて前記保持層で覆われる中間部と、該中間部と接続され、前記保持層から露出されて印刷回路基板に接続される接続パッドと、を含み、
    中心領域に配置された前記入力配線パターンの中間部の幅は、基板パッドの幅より広く形成されることを特徴とする請求項8に記載の熱放出型テープパッケージ。
  10. 前記電源配線パターン及び接地配線パターンの中間部の幅は、該電源配線パターン及び接地配線パターンの基板パッドの幅より広いことを特徴とする請求項9に記載の熱放出型テープパッケージ。
  11. 前記電源パッド及び接地パッドは、使用電圧に従ってグループを成して形成されることを特徴とする請求項9に記載の熱放出型テープパッケージ。
  12. 前記グループの中、少なくとも一つのグループに属する入力パッドに接続された入力配線パターンの中間部が一体に形成されることを特徴とする請求項11に記載の熱放出型テープパッケージ。
  13. 前記グループの中、少なくとも一つのグループに属する入力パッドに接続された入力配線パターンの接続パッドが一体に形成されることを特徴とする請求項11に記載の熱放出型テープパッケージ。
  14. 前記グループの中、少なくとも一つのグループに属する入力パッドに接続された入力配線パターンの中間部と接続パッドとが一体に形成されることを特徴とする請求項11に記載の熱放出型テープパッケージ。
  15. 前記入力パッドは、前記電源パッド及び接地パッドが形成された前記一辺の中心領域から所定間隔離隔して形成される少なくとも一つ以上の電源分散用パッドをさらに含むことを特徴とする請求項9に記載の熱放出型テープパッケージ。
  16. 前記入力配線パターンは、前記チップ実装領域の内側に形成されて一端が前記電源配線パターンの基板パッドと接続され、該一端と接続された他端に前記電源分散用パッドがバンプを介して接続される内部配線パターンをさらに含むことを特徴とする請求項15に記載の熱放出型テープパッケージ。
  17. 前記電源分散用パッドは、前記一辺の中心領域の両側に形成されることを特徴とする請求項16に記載の熱放出型テープパッケージ。
  18. 活性面の周縁部に沿って複数の入力パッドと出力パッドとが形成され、該入力パッドが前記活性面の周縁部の一辺に配置されて電源パッドと接地パッドとを含み、該電源パッド及び接地パッドが前記一辺の中心領域に配置される半導体チップ用テープ配線基板であって、
    一面に半導体チップが実装されるチップ実装領域を有するベースフィルムと、
    前記半導体チップの複数の入力パッド及び出力パッドがそれぞれバンプを介して接続され、前記チップ実装領域からベースフィルムの一側へ延びる複数の入力配線パターンと、他側へ延びる複数の出力配線パターンと、
    前記入力配線パターン及び出力配線パターンの両端部が露出するように該入力配線パターン及び出力配線パターン部分を覆う保持層と、を有し、
    中心領域に形成される前記入力配線パターンは、略直線状に延長されることを特徴とする熱放出型テープパッケージのテープ配線基板。
  19. 前記入力配線パターンは、前記電源パッドにそれぞれ接続される複数の電源配線パターンと、前記接地パッドにそれぞれ接続される複数の接地配線パターンと、前記信号パッドにそれぞれ接続される複数の信号配線パターンと、を含み、
    前記電源配線パターン及び接地配線パターンは、略直線状に延長されて形成されることを特徴とする請求項18に記載の熱放出型テープパッケージのテープ配線基板。
  20. 前記入力配線パターンは、前記入力パッドが前記バンプを介して接続される基板パッドと、該基板パッドから延長されて前記保持層で覆われる中間部と、該中間部から延長され、前記保持層から露出されて印刷回路基板に接続される接続パッドと、を含み、
    前記入力配線パターンの中間部の幅は、基板パッドの幅より広く形成されることを特徴とする請求項19に記載の熱放出型テープパッケージのテープ配線基板。
  21. 前記電源配線パターン及び接地配線パターンの中間部の幅は、該電源配線パターン及び接地配線パターンの基板パッドの幅より広いことを特徴とする請求項20に記載の熱放出型テープパッケージのテープ配線基板。
  22. 前記電源配線パターン及び接地配線パターンは、使用電圧に従ってグループを成して形成されることを特徴とする請求項21に記載の熱放出型テープパッケージのテープ配線基板。
  23. 前記グループの中、少なくとも一つのグループに属する入力配線パターンの中間部が一体に形成されることを特徴とする請求項22に記載の熱放出型テープパッケージのテープ配線基板。
  24. 前記グループの中、少なくとも一つのグループに属する入力配線パターンの接続パッドが一体に形成されることを特徴とする請求項22に記載の熱放出型テープパッケージのテープ配線基板。
  25. 前記グループの中、少なくとも一つのグループに属する入力配線パターンの中間部と接続パッドとが一体に形成されることを特徴とする請求項22に記載の熱放出型テープパッケージのテープ配線基板。
  26. 前記入力パッドは、前記電源パッド及び接地パッドが形成された前記一辺の中心領域から所定間隔離隔して形成される少なくとも一つ以上の電源分散用パッドをさらに含むことを特徴とする請求項20に記載の熱放出型テープパッケージのテープ配線基板。
  27. 前記入力配線パターンは、前記チップ実装領域の内側に形成され、前記電源分散パッドと前記電源配線パターンの基板パッドとにバンプを介して接続される内部配線パターンをさらに含むことを特徴とする請求項26に記載の熱放出型テープパッケージのテープ配線基板。
  28. 活性面の周縁部の一辺の中心領域に配置される複数の電源パッドと接地パッドとを含む複数の入力パッドと、
    前記活性面の周縁部に沿って配置される複数の出力パッドと、を備えることを特徴とするテープパッケージ用熱放出型半導体チップ。
  29. 前記電源パッド及び接地パッドの両側に配置される少なくとも一つ以上の信号パッドをさらに備えることを特徴とする請求項28に記載のテープパッケージ用熱放出型半導体チップ。
  30. 前記各々の電源パッド及び接地パッドは、使用電圧に従ってグループを成して形成されることを特徴とする請求項28に記載のテープパッケージ用熱放出型半導体チップ。
  31. 活性面の周縁部に沿って配置される入力パッド及び出力パッドのうち、該入力パッドが活性面の周縁部の一辺に配置されて前記一辺の中心領域に配置される電源パッドと接地パッドとを含む半導体チップと、
    前記半導体チップの入力パッド及び出力パッドがそれぞれバンプを介して接続されるテープ配線基板と、
    前記半導体チップと前記テープ配線基板との接続部分を封止するカプセル材料と、を備えることを特徴とする熱放出型テープパッケージ。
  32. 前記入力パッドは、少なくとも一つ以上の信号パッドを含み、該信号パッドは、前記電源パッド及び接地パッドの両側に配置されることを特徴とする請求項31に記載の熱放出型テープパッケージ。
  33. 前記テープ配線基板は、前記電源パッドに接続される複数の電源配線パターンを有する入力配線パターンと、前記接地パッドに接続される複数の接地配線パターンと、前記信号パッドに接続される複数の信号配線パターンと、を含み、
    前記電源配線パターン及び接地配線パターンは、略直線状に延長されて形成されることを特徴とする請求項32に記載の熱放出型テープパッケージ。
  34. 前記半導体チップの複数の入力パッド及び出力パッドにそれぞれバンプを介して接続され、複数の入力配線パターンと複数の出力配線パターンとを有する配線パターンと、
    前記入力配線パターン及び出力配線パターンの両先端部を露出させる保持層と、を有し、
    前記各々の入力配線パターンは、略直線状に延長されて形成されることを特徴とする熱放出型テープパッケージのテープ配線基板。
  35. 前記入力配線パターンは、前記電源パッドに接続される複数の電源配線パターンと、前記接地パッドに接続される複数の接地配線パターンと、前記信号パッドに接続される複数の信号配線パターンと、を含み、
    前記各々の電源配線パターン及び接地配線パターンは、略直線状に延長されて形成されることを特徴とする請求項34に記載の熱放出型テープパッケージのテープ配線基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2014944A2 (en) 2007-07-13 2009-01-14 GKN Driveline Torque Technology KK Power transmission device

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763549B1 (ko) * 2006-10-12 2007-10-04 삼성전자주식회사 반도체 패키지
KR101535223B1 (ko) * 2008-08-18 2015-07-09 삼성전자주식회사 테이프 배선 기판, 칩-온-필름 패키지 및 장치 어셈블리
JP5325684B2 (ja) * 2009-07-15 2013-10-23 ルネサスエレクトロニクス株式会社 半導体装置
KR101450950B1 (ko) 2011-10-04 2014-10-16 엘지디스플레이 주식회사 드라이버 패키지
US8665407B2 (en) 2011-11-16 2014-03-04 Shenzhen China Star Optoelectronics Technology Co., Ltd. Chip-on-film structure for liquid crystal panel
CN102508369B (zh) * 2011-11-16 2014-06-25 深圳市华星光电技术有限公司 用于液晶面板的软板上芯片构造
KR101633373B1 (ko) * 2012-01-09 2016-06-24 삼성전자 주식회사 Cof 패키지 및 이를 포함하는 반도체 장치
KR101900738B1 (ko) * 2012-08-23 2018-09-20 삼성전자주식회사 칩 온 필름
KR20140038823A (ko) * 2012-09-21 2014-03-31 삼성디스플레이 주식회사 표시 패널 및 이의 제조 방법
KR102466918B1 (ko) * 2017-12-27 2022-11-15 삼성디스플레이 주식회사 칩 온 필름 패키지 및 칩 온 필름 패키지를 포함하는 표시 장치
KR102582066B1 (ko) * 2018-04-17 2023-09-25 삼성디스플레이 주식회사 칩 온 필름 패키지 및 칩 온 필름 패키지를 포함하는 표시 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0582585A (ja) * 1991-09-19 1993-04-02 Mitsubishi Electric Corp 半導体装置
JPH0774196A (ja) * 1994-01-26 1995-03-17 Fujitsu Ltd 半導体集積回路装置
JPH1092857A (ja) * 1996-09-10 1998-04-10 Mitsubishi Electric Corp 半導体パッケージ
JP2003133365A (ja) * 2001-10-29 2003-05-09 Mitsubishi Electric Corp 半導体記憶装置
JP2003197748A (ja) * 2001-12-13 2003-07-11 Acer Laboratories Inc アレー型ボンディングパッドを備える半導体チップの内部回路構造及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01191433A (ja) * 1988-01-26 1989-08-01 Fujitsu Ltd 集積回路素子
JPH03218062A (ja) * 1990-01-23 1991-09-25 Mitsubishi Electric Corp 半導体装置
US5291043A (en) 1990-02-07 1994-03-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device having gate array
JPH07253591A (ja) 1995-03-22 1995-10-03 Seiko Epson Corp 液晶パネル駆動用ic
JP3294490B2 (ja) * 1995-11-29 2002-06-24 株式会社日立製作所 Bga型半導体装置
JP3207743B2 (ja) 1996-03-22 2001-09-10 シャープ株式会社 フレキシブル配線基板の端子構造およびそれを用いたicチップの実装構造
JPH09258249A (ja) 1996-03-26 1997-10-03 Citizen Watch Co Ltd 半導体集積回路
JPH1098068A (ja) 1996-09-24 1998-04-14 Fujitsu Ltd 半導体集積回路装置
US6057596A (en) * 1998-10-19 2000-05-02 Silicon Integrated Systems Corp. Chip carrier having a specific power join distribution structure
US6403896B1 (en) * 2000-09-27 2002-06-11 Advanced Semiconductor Engineering, Inc. Substrate having specific pad distribution
JP4746770B2 (ja) * 2001-06-19 2011-08-10 ルネサスエレクトロニクス株式会社 半導体装置
KR100654338B1 (ko) * 2003-10-04 2006-12-07 삼성전자주식회사 테이프 배선 기판과 그를 이용한 반도체 칩 패키지

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0582585A (ja) * 1991-09-19 1993-04-02 Mitsubishi Electric Corp 半導体装置
JPH0774196A (ja) * 1994-01-26 1995-03-17 Fujitsu Ltd 半導体集積回路装置
JPH1092857A (ja) * 1996-09-10 1998-04-10 Mitsubishi Electric Corp 半導体パッケージ
JP2003133365A (ja) * 2001-10-29 2003-05-09 Mitsubishi Electric Corp 半導体記憶装置
JP2003197748A (ja) * 2001-12-13 2003-07-11 Acer Laboratories Inc アレー型ボンディングパッドを備える半導体チップの内部回路構造及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2014944A2 (en) 2007-07-13 2009-01-14 GKN Driveline Torque Technology KK Power transmission device

Also Published As

Publication number Publication date
KR100681398B1 (ko) 2007-02-15
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