JPH03218062A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03218062A JPH03218062A JP1440790A JP1440790A JPH03218062A JP H03218062 A JPH03218062 A JP H03218062A JP 1440790 A JP1440790 A JP 1440790A JP 1440790 A JP1440790 A JP 1440790A JP H03218062 A JPH03218062 A JP H03218062A
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- output circuit
- pads
- pad
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、出力ノイズを抑制した半導体装置に関する
ものである。
ものである。
第４図は従来の半導体装置のレイアウト図であり、第５
図は配線図で、第４図の部分拡大図である。
図は配線図で、第４図の部分拡大図である。
これらの図において、１はチップ、２〜９は出カパッド
、１２は出力回路用Ｖ ｓｓパッド、１３は出力回路用
Ｖ ｃｃパッド、１４，１５および１７，１８は一般ロ
ジック用パッド、１６は出力回路、１９は一般ロジック
用Ｖ。。ライン、２０は一般ロジック用ｖ．．ライン、
２１は出力回路用Ｖ ｃｃライン、２２は出力回路用Ｖ
。ラインである。
、１２は出力回路用Ｖ ｓｓパッド、１３は出力回路用
Ｖ ｃｃパッド、１４，１５および１７，１８は一般ロ
ジック用パッド、１６は出力回路、１９は一般ロジック
用Ｖ。。ライン、２０は一般ロジック用ｖ．．ライン、
２１は出力回路用Ｖ ｃｃライン、２２は出力回路用Ｖ
。ラインである。
上記のように従来の半導体装置にあっては、出力パッド
２〜９および出力回路１６は集中配置されておらず、出
力パッド２〜９と一般ロジック用パッド１４，１５およ
び１７，１８が混在しているレイアウトとなっていた。
２〜９および出力回路１６は集中配置されておらず、出
力パッド２〜９と一般ロジック用パッド１４，１５およ
び１７，１８が混在しているレイアウトとなっていた。
上記のように、従来のレイアウ１−では、出力パッド２
〜９と一般ロジック用パッド１４，１５および１７，１
８が混在しているため、出力回路用Ｖ ｃｃライン２１
，出力回路用Ｖ ｓｓライ冫２２を長く引く必要があり
、また、一般ロジック用パッド１４，１５および１ ７
，１ ８と一般ロジック用Ｖ。Ｃライン１９，一般ロジ
ック用■３８ライン２０を接続する場合、出力回路用Ｖ
ｃｃライン２１と出力回路用Ｖ．．ライン２２をまた
いで配線しなければならず、しイアウ１・効率が悪かっ
た。そして、出力パッド２〜９のうち、出力回路用Ｖ．
，ｌパッド１２との距離が長いものにおいては、以下の
ような問題点があった。
〜９と一般ロジック用パッド１４，１５および１７，１
８が混在しているため、出力回路用Ｖ ｃｃライン２１
，出力回路用Ｖ ｓｓライ冫２２を長く引く必要があり
、また、一般ロジック用パッド１４，１５および１ ７
，１ ８と一般ロジック用Ｖ。Ｃライン１９，一般ロジ
ック用■３８ライン２０を接続する場合、出力回路用Ｖ
ｃｃライン２１と出力回路用Ｖ．．ライン２２をまた
いで配線しなければならず、しイアウ１・効率が悪かっ
た。そして、出力パッド２〜９のうち、出力回路用Ｖ．
，ｌパッド１２との距離が長いものにおいては、以下の
ような問題点があった。
■ Ｒ ｉ抗）の増大により、特に出力値“ＯのＬｏｗ
レベルが上昇する。
レベルが上昇する。
■ 動作スピードが遅くなる。
■ Ｌ（イシダクタンス）の増大により、ノイズの影響
を受ける。
を受ける。
この発明は、かかる問題点を解決するためになされたも
のであり、効率のよいレイアウ１−と出力ノイズを抑制
した半導体装置を得ることを目的としていろ。
のであり、効率のよいレイアウ１−と出力ノイズを抑制
した半導体装置を得ることを目的としていろ。
この発明に係る半導体装置は、出力パッドと出力回路を
集中配置するとともに、電源パッドを複数個の出力パッ
ドが配置された領域以内に配置したものである。
集中配置するとともに、電源パッドを複数個の出力パッ
ドが配置された領域以内に配置したものである。
〔実施例〕
以下、乙の発明の一実施例を図面に基づいて説明する。
第１図はこの発明の一実施例を示す半導体装置のレイア
ウｌ一図であり、第２図はその配線図である。
ウｌ一図であり、第２図はその配線図である。
これらの図において、１はチップ、２〜１１は出力パッ
ド、１２は出力回路用Ｖ ｓｓパッド（電源パッド）
１３は出力回路用Ｖ ｃｃパッド（電源パッドＬ１４
，１５は一般ロジック用パッド、１６は出力回路で、制
御信号φＡ，φＢの出力信号発生回路である。、１９は
一般ロジック用Ｖ ｃｃライン、２０は−ａロジック用
■．．ライン、２１は出力回路用ｖｃｃライン、２２は
出力回路用Ｖ ａｓラインである。
ド、１２は出力回路用Ｖ ｓｓパッド（電源パッド）
１３は出力回路用Ｖ ｃｃパッド（電源パッドＬ１４
，１５は一般ロジック用パッド、１６は出力回路で、制
御信号φＡ，φＢの出力信号発生回路である。、１９は
一般ロジック用Ｖ ｃｃライン、２０は−ａロジック用
■．．ライン、２１は出力回路用ｖｃｃライン、２２は
出力回路用Ｖ ａｓラインである。
第３図に、出力パッド２を例にとって、Ｔｉ源Ｖ ＣＣ
％ Ｖ Ｉｌｌと制御信号φＡ，φＢとの関係を示す。
％ Ｖ Ｉｌｌと制御信号φＡ，φＢとの関係を示す。
なお、Ｑ １ｐ Ｑ ｔは出力用ＦＥＴである。このよ
うに出力パッド２の最近傍に出力用Ｆ Ｅ Ｔ Ｑ １
− Ｑ ｘが配置される。
うに出力パッド２の最近傍に出力用Ｆ Ｅ Ｔ Ｑ １
− Ｑ ｘが配置される。
この実施例によれば、出力回路１６および出力パッド２
〜１１を集中配置し、出力パッド９と出カバッド１１以
内、すなわち複数の出力パッド２〜１１が配置された領
域以内に出力回路用■。０パ・ソド１３と、出力回路用
Ｖ Ｉｌｌバッド１２を配置することにより、第２図の
ように、出力回路用■。。
〜１１を集中配置し、出力パッド９と出カバッド１１以
内、すなわち複数の出力パッド２〜１１が配置された領
域以内に出力回路用■。０パ・ソド１３と、出力回路用
Ｖ Ｉｌｌバッド１２を配置することにより、第２図の
ように、出力回路用■。。
ライノ２１と出力回路用■３．ライン２２が短くなり、
専用の出力回路用Ｖｅｃライン２１，出力＠路用ｖｆｆ
．ライン２２と、その他の一般ロジック用Ｖ。。
専用の出力回路用Ｖｅｃライン２１，出力＠路用ｖｆｆ
．ライン２２と、その他の一般ロジック用Ｖ。。
ライン１９，一般ロジック用Ｖ ，．ライン２ｏを最小
限の重なりでレイアウトでき、効率のよいレイアウ）・
が可能となる。また、出力パッド２〜１１と出力回路用
■。。パッド１３，出力回路用Ｖ ａｓパッド１２との
距離を短く抑えることができる。
限の重なりでレイアウトでき、効率のよいレイアウ）・
が可能となる。また、出力パッド２〜１１と出力回路用
■。。パッド１３，出力回路用Ｖ ａｓパッド１２との
距離を短く抑えることができる。
以上説明したように、この発明は、出力パッドと出力回
路を集中配置するとともに、電源パッドを複数個の出力
パッドが配置された領域以内に配置したので、出力パッ
ドと電源パッドの距離を短くできるため、抵抗とインダ
クタンスを小さくすることができる。抵抗が小さければ
、特に出力値″′０″のＬｏｗレベルが安定するととも
に、動作速度も速くなる。また、インダクタンスが小さ
ければ、ノイズを抑制することができる等の効果がある
。
路を集中配置するとともに、電源パッドを複数個の出力
パッドが配置された領域以内に配置したので、出力パッ
ドと電源パッドの距離を短くできるため、抵抗とインダ
クタンスを小さくすることができる。抵抗が小さければ
、特に出力値″′０″のＬｏｗレベルが安定するととも
に、動作速度も速くなる。また、インダクタンスが小さ
ければ、ノイズを抑制することができる等の効果がある
。
第１図はこの発明の一実施例を示す半導体装置のレイア
ウト図、第２図は、第１図の要部の配線図、第３図は出
力パッドと電源ならびに制御信号等との関係を説明する
ための回路図、第４図は従来のレイアウト図、第５図は
、第４図の要部の配線図である。 図において、１はチップ、２〜１１は出力パッド、１２
は出力回路用■．６バツド、１３は出力回路用■。。パ
ッド、１４．１５は一般ロジック用パッド、１６は出力
回路、１９は一般ロジック用Ｖ Ｃｅライン、２０は一
般ロジック用ｖ■ライン、２１は出力回路用■。。ライ
ン、２２は出力回路用Ｖ ｓｔラインである。 なお、各図中の同一符号は同一または相当部分を示す。
ウト図、第２図は、第１図の要部の配線図、第３図は出
力パッドと電源ならびに制御信号等との関係を説明する
ための回路図、第４図は従来のレイアウト図、第５図は
、第４図の要部の配線図である。 図において、１はチップ、２〜１１は出力パッド、１２
は出力回路用■．６バツド、１３は出力回路用■。。パ
ッド、１４．１５は一般ロジック用パッド、１６は出力
回路、１９は一般ロジック用Ｖ Ｃｅライン、２０は一
般ロジック用ｖ■ライン、２１は出力回路用■。。ライ
ン、２２は出力回路用Ｖ ｓｔラインである。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 出力回路と、この出力回路専用の複数の電源パッドおよ
び出力パッドを備えた半導体装置において、前記出力パ
ッドと出力回路を集中配置するとともに、前記電源パッ
ドを前記複数個の出力パッドが配置された領域以内に配
置したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1440790A JPH03218062A (ja) | 1990-01-23 | 1990-01-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1440790A JPH03218062A (ja) | 1990-01-23 | 1990-01-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03218062A true JPH03218062A (ja) | 1991-09-25 |
Family
ID=11860197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1440790A Pending JPH03218062A (ja) | 1990-01-23 | 1990-01-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03218062A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100681398B1 (ko) * | 2005-12-29 | 2007-02-15 | 삼성전자주식회사 | 열방출형 반도체 칩과 테이프 배선기판 및 그를 이용한테이프 패키지 |
| US7763986B2 (en) | 2005-12-19 | 2010-07-27 | Samsung Electronics Co., Ltd. | Semiconductor chip, film substrate, and related semiconductor chip package |
| JP2015031573A (ja) * | 2013-08-01 | 2015-02-16 | 株式会社デンソー | センサ装置 |
-
1990
- 1990-01-23 JP JP1440790A patent/JPH03218062A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7763986B2 (en) | 2005-12-19 | 2010-07-27 | Samsung Electronics Co., Ltd. | Semiconductor chip, film substrate, and related semiconductor chip package |
| KR100987479B1 (ko) * | 2005-12-19 | 2010-10-13 | 삼성전자주식회사 | 반도체 칩 및 이를 이용한 반도체 칩 패키지 |
| US8648477B2 (en) | 2005-12-19 | 2014-02-11 | Samsung Electronics Co., Ltd. | Semiconductor chip, film substrate, and related semiconductor chip package |
| KR100681398B1 (ko) * | 2005-12-29 | 2007-02-15 | 삼성전자주식회사 | 열방출형 반도체 칩과 테이프 배선기판 및 그를 이용한테이프 패키지 |
| JP2015031573A (ja) * | 2013-08-01 | 2015-02-16 | 株式会社デンソー | センサ装置 |
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