JPH07161928A - 多電源対応集積回路 - Google Patents
多電源対応集積回路Info
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- JPH07161928A JPH07161928A JP30448993A JP30448993A JPH07161928A JP H07161928 A JPH07161928 A JP H07161928A JP 30448993 A JP30448993 A JP 30448993A JP 30448993 A JP30448993 A JP 30448993A JP H07161928 A JPH07161928 A JP H07161928A
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- Japan
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Abstract
(57)【要約】
【目的】 回路素子の搭載効率を向上し信号の遅延を防
止することのできる多電源対応集積回路の改良である。 【構成】 半導体チップの周辺に輪状に設けられＩ／Ｏ
駆動部が配設されるＩ／Ｏ領域１と、Ｉ／Ｏ領域１のす
ぐ内側に輪状に設けられレベルコンバータとインターナ
ルＩ／Ｏ部との回路の中で高電圧または低電圧のいづれ
かを必要とする回路が配設される第１の領域２と、第１
の領域２のすぐ内側に輪状に設けられレベルコンバータ
とインターナルＩ／Ｏ部との回路の中で第１の領域２に
配設される回路以外の回路が配設される第２の領域３
と、第２の領域３の内側に設けられ、高電圧対応ロジッ
ク回路が配設される高電圧ロジック領域４と、第２の領
域３の内側に高電圧ロジック領域４と並列して設けら
れ、低電圧対応ロジック回路が配設される低電圧ロジッ
ク領域５とを有する多電源対応集積回路である。
止することのできる多電源対応集積回路の改良である。 【構成】 半導体チップの周辺に輪状に設けられＩ／Ｏ
駆動部が配設されるＩ／Ｏ領域１と、Ｉ／Ｏ領域１のす
ぐ内側に輪状に設けられレベルコンバータとインターナ
ルＩ／Ｏ部との回路の中で高電圧または低電圧のいづれ
かを必要とする回路が配設される第１の領域２と、第１
の領域２のすぐ内側に輪状に設けられレベルコンバータ
とインターナルＩ／Ｏ部との回路の中で第１の領域２に
配設される回路以外の回路が配設される第２の領域３
と、第２の領域３の内側に設けられ、高電圧対応ロジッ
ク回路が配設される高電圧ロジック領域４と、第２の領
域３の内側に高電圧ロジック領域４と並列して設けら
れ、低電圧対応ロジック回路が配設される低電圧ロジッ
ク領域５とを有する多電源対応集積回路である。
Description
【０００１】
【産業上の利用分野】本発明は、多電源対応集積回路の
改良に関する。特に、回路素子の搭載効率を向上し信号
の遅延を防止することのできるようにする改良に関す
る。
改良に関する。特に、回路素子の搭載効率を向上し信号
の遅延を防止することのできるようにする改良に関す
る。
【０００２】
【従来の技術】近年、携帯電話やＶＴＲカメラやノート
パソコン等に使用される半導体集積回路に対して低消費
電力化の要求があり、消費電力を低くするために低電源
電圧で動作することのできる半導体集積回路の開発が強
く要求されるようになってきた。しかし、現状は、すべ
ての機能の半導体集積回路が低電圧で動作できるように
なってはおらず、高電源電圧（ＶDD＝５Ｖ）から低電源
電圧（ＶDD＝３Ｖ）に移り変わる過渡期にある。そし
て、高電源電圧の場合と低電源電圧の場合とでは、使用
される信号の振幅が異なっている。このため、半導体集
積回路は、入力信号と出力信号とのそれぞれが、高電源
電圧と低電源電圧とに対応する振幅の信号を処理できる
ようにすることが要求され、多電源対応形の半導体集積
回路が、最近の市場のニーズになっている。
パソコン等に使用される半導体集積回路に対して低消費
電力化の要求があり、消費電力を低くするために低電源
電圧で動作することのできる半導体集積回路の開発が強
く要求されるようになってきた。しかし、現状は、すべ
ての機能の半導体集積回路が低電圧で動作できるように
なってはおらず、高電源電圧（ＶDD＝５Ｖ）から低電源
電圧（ＶDD＝３Ｖ）に移り変わる過渡期にある。そし
て、高電源電圧の場合と低電源電圧の場合とでは、使用
される信号の振幅が異なっている。このため、半導体集
積回路は、入力信号と出力信号とのそれぞれが、高電源
電圧と低電源電圧とに対応する振幅の信号を処理できる
ようにすることが要求され、多電源対応形の半導体集積
回路が、最近の市場のニーズになっている。
【０００３】図２参照 図２は従来技術に係る多電源対応集積回路の半導体チッ
プ上の素子配置を示す図である。図２において、１はチ
ップの周辺に輪状に設けられているＩ／Ｏ領域であり、
６はＩ／Ｏ領域１のすぐ内側にほぼ輪状に設けられてい
る高電圧対応領域であり、７は高電圧対応領域６の内部
に設けられている低電圧対応領域である。
プ上の素子配置を示す図である。図２において、１はチ
ップの周辺に輪状に設けられているＩ／Ｏ領域であり、
６はＩ／Ｏ領域１のすぐ内側にほぼ輪状に設けられてい
る高電圧対応領域であり、７は高電圧対応領域６の内部
に設けられている低電圧対応領域である。
【０００４】多電源対応集積回路は、入出力信号を入出
力するＩ／Ｏ回路と、信号レベルを高電源電圧を使用す
る回路の信号レベルから低電源電圧を使用する回路の信
号レベルへまたはその逆へと変換するレベルコンバータ
と、ロジック回路とから構成されている。入出力信号は
シリアル信号でもバスによるパラレル信号でもよい。そ
して、Ｉ／Ｏ回路については、入力を受信し出力を発す
るＩ／Ｏ駆動部と、Ｉ／Ｏ駆動部と信号を授受するロジ
ック回路で構成されるインターナルＩ／Ｏ部とに分割す
ることができる。これらの回路を半導体チップ上に埋め
込むに当り、Ｉ／Ｏ駆動部とインターナルＩ／Ｏ部とレ
ベルコンバータとロジック回路とを、それぞれ、高電源
電圧を必要とする部分と低電源電圧を必要とする部分と
に分離する。そして、結果的には、高電圧対応Ｉ／Ｏ駆
動部と低電圧対応Ｉ／Ｏ駆動部と高電圧対応インターナ
ルＩ／Ｏ部と低電圧対応インターナルＩ／Ｏ部と高電圧
対応レベルコンバータと低電圧対応レベルコンバータと
高電圧対応ロジック部と低電圧対応ロジック部とに分離
して、以下に記載するように、チップ上に配設されてい
る。
力するＩ／Ｏ回路と、信号レベルを高電源電圧を使用す
る回路の信号レベルから低電源電圧を使用する回路の信
号レベルへまたはその逆へと変換するレベルコンバータ
と、ロジック回路とから構成されている。入出力信号は
シリアル信号でもバスによるパラレル信号でもよい。そ
して、Ｉ／Ｏ回路については、入力を受信し出力を発す
るＩ／Ｏ駆動部と、Ｉ／Ｏ駆動部と信号を授受するロジ
ック回路で構成されるインターナルＩ／Ｏ部とに分割す
ることができる。これらの回路を半導体チップ上に埋め
込むに当り、Ｉ／Ｏ駆動部とインターナルＩ／Ｏ部とレ
ベルコンバータとロジック回路とを、それぞれ、高電源
電圧を必要とする部分と低電源電圧を必要とする部分と
に分離する。そして、結果的には、高電圧対応Ｉ／Ｏ駆
動部と低電圧対応Ｉ／Ｏ駆動部と高電圧対応インターナ
ルＩ／Ｏ部と低電圧対応インターナルＩ／Ｏ部と高電圧
対応レベルコンバータと低電圧対応レベルコンバータと
高電圧対応ロジック部と低電圧対応ロジック部とに分離
して、以下に記載するように、チップ上に配設されてい
る。
【０００５】すなわち、Ｉ／Ｏ領域１には、高電源電圧
と低電源電圧との２系統の電源配線が配設され、高電圧
対応Ｉ／Ｏ駆動部と低電圧対応Ｉ／Ｏ駆動部とのいづれ
も埋め込めるようにされている。また、電源のためのバ
ンプや接地のためのバンプもこのＩ／Ｏ領域１に設置さ
れる。高電圧対応領域６は、高電圧対応Ｉ／Ｏ駆動部以
外の高電源電圧を必要とする回路が埋め込まれる領域で
ある。すなわち、高電圧対応インターナルＩ／Ｏ部と高
電圧対応レベルコンバータと高電圧対応ロジック回路と
が埋め込まれている。低電圧対応領域７は、低電圧対応
Ｉ／Ｏ駆動部以外の低電源電圧を必要とする回路が埋め
込まれる領域である。すなわち、低電圧対応インターナ
ルＩ／Ｏ部と低電圧対応レベルコンバータと低電圧対応
ロジック回路とが埋め込まれている。
と低電源電圧との２系統の電源配線が配設され、高電圧
対応Ｉ／Ｏ駆動部と低電圧対応Ｉ／Ｏ駆動部とのいづれ
も埋め込めるようにされている。また、電源のためのバ
ンプや接地のためのバンプもこのＩ／Ｏ領域１に設置さ
れる。高電圧対応領域６は、高電圧対応Ｉ／Ｏ駆動部以
外の高電源電圧を必要とする回路が埋め込まれる領域で
ある。すなわち、高電圧対応インターナルＩ／Ｏ部と高
電圧対応レベルコンバータと高電圧対応ロジック回路と
が埋め込まれている。低電圧対応領域７は、低電圧対応
Ｉ／Ｏ駆動部以外の低電源電圧を必要とする回路が埋め
込まれる領域である。すなわち、低電圧対応インターナ
ルＩ／Ｏ部と低電圧対応レベルコンバータと低電圧対応
ロジック回路とが埋め込まれている。
【０００６】
【発明が解決しようとする課題】さて、多電源対応集積
回路に対しても当然低消費電力が要求され、低消費電力
化のために、多電源対応集積回路を構成する各回路を、
可能な限り、低電源電圧で動作する回路素子で構成する
必要がある。また、他方において、高速動作を要求され
る回路については高電源電圧で動作する回路素子で構成
する必要がある。
回路に対しても当然低消費電力が要求され、低消費電力
化のために、多電源対応集積回路を構成する各回路を、
可能な限り、低電源電圧で動作する回路素子で構成する
必要がある。また、他方において、高速動作を要求され
る回路については高電源電圧で動作する回路素子で構成
する必要がある。
【０００７】ところで、従来技術に係る多電源対応集積
回路においては、高電圧対応領域６は輪状に広がってい
るため、高電源電圧を必要とする高電圧対応インターナ
ルＩ／Ｏ部と高電圧対応レベルコンバータと高電圧対応
ロジック回路とを高電圧対応領域６内にレイアウトする
と、配線が長くなり、配線のための領域が大きくなり、
実装効率が低下する。さらに、配線抵抗や配線容量が多
くなり、高電圧対応レベルコンバータと低電圧対応レベ
ルコンバータとの距離が遠くなることゝ相まって、信号
の遅延を生ずる。
回路においては、高電圧対応領域６は輪状に広がってい
るため、高電源電圧を必要とする高電圧対応インターナ
ルＩ／Ｏ部と高電圧対応レベルコンバータと高電圧対応
ロジック回路とを高電圧対応領域６内にレイアウトする
と、配線が長くなり、配線のための領域が大きくなり、
実装効率が低下する。さらに、配線抵抗や配線容量が多
くなり、高電圧対応レベルコンバータと低電圧対応レベ
ルコンバータとの距離が遠くなることゝ相まって、信号
の遅延を生ずる。
【０００８】本発明の目的は、これらの欠点を解消する
ことにあり、回路素子のための領域を拡大して実装効率
を上げ、さらに、信号の遅延を防止することのできる多
電源対応集積回路を提供することにある。
ことにあり、回路素子のための領域を拡大して実装効率
を上げ、さらに、信号の遅延を防止することのできる多
電源対応集積回路を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的は、入力信号
を受信し出力信号を発信するＩ／Ｏ駆動部と、前記のＩ
／Ｏ駆動部と信号を授受するロジック回路からなるイン
ターナルＩ／Ｏ部と、信号レベルを高電源電圧を使用す
る回路の信号レベルから低電源電圧を使用する回路の信
号レベルへまたはその逆へと変換するレベルコンバータ
と、ロジック回路とを有する多電源対応集積回路におい
て、半導体チップを囲んで設けられ、前記のＩ／Ｏ駆動
部が配設されるＩ／Ｏ領域（１）と、このＩ／Ｏ領域
（１）の内側直近の領域を囲んで設けられ、前記のレベ
ルコンバータと前記のインターナルＩ／Ｏ部との回路の
中で、高電源電圧を必要とする回路か低電源電圧を必要
とする回路かのいづれかが配設される第１の領域（２）
と、この第１の領域（２）の内側の領域を囲んで設けら
れ、前記のレベルコンバータと前記のインターナルＩ／
Ｏ部との回路の中で、前記の第１の領域（２）に配設さ
れる回路以外の回路が配設される第２の領域（３）と、
この第２の領域（３）の内側に設けられ、前記のロジッ
ク回路の中で高電源電圧を必要とする高電圧対応ロジッ
ク回路が配設される高電圧ロジック領域（４）と、前記
の第２の領域（３）の内側に前記の高電圧ロジック領域
（４）と並列して設けられ、前記のロジック回路の中で
低電源電圧を必要とする低電圧対応ロジック回路が配設
される低電圧ロジック領域（５）とを有する多電源対応
集積回路によって達成される。
を受信し出力信号を発信するＩ／Ｏ駆動部と、前記のＩ
／Ｏ駆動部と信号を授受するロジック回路からなるイン
ターナルＩ／Ｏ部と、信号レベルを高電源電圧を使用す
る回路の信号レベルから低電源電圧を使用する回路の信
号レベルへまたはその逆へと変換するレベルコンバータ
と、ロジック回路とを有する多電源対応集積回路におい
て、半導体チップを囲んで設けられ、前記のＩ／Ｏ駆動
部が配設されるＩ／Ｏ領域（１）と、このＩ／Ｏ領域
（１）の内側直近の領域を囲んで設けられ、前記のレベ
ルコンバータと前記のインターナルＩ／Ｏ部との回路の
中で、高電源電圧を必要とする回路か低電源電圧を必要
とする回路かのいづれかが配設される第１の領域（２）
と、この第１の領域（２）の内側の領域を囲んで設けら
れ、前記のレベルコンバータと前記のインターナルＩ／
Ｏ部との回路の中で、前記の第１の領域（２）に配設さ
れる回路以外の回路が配設される第２の領域（３）と、
この第２の領域（３）の内側に設けられ、前記のロジッ
ク回路の中で高電源電圧を必要とする高電圧対応ロジッ
ク回路が配設される高電圧ロジック領域（４）と、前記
の第２の領域（３）の内側に前記の高電圧ロジック領域
（４）と並列して設けられ、前記のロジック回路の中で
低電源電圧を必要とする低電圧対応ロジック回路が配設
される低電圧ロジック領域（５）とを有する多電源対応
集積回路によって達成される。
【００１０】
【作用】本発明は、半導体チップの周辺のＩ／Ｏ領域１
に高電圧対応Ｉ／Ｏ駆動部と低電圧対応Ｉ／Ｏ駆動部と
が配設され、これに近接した第１の領域２と第２の領域
３とのいづれかに、レベルコンバータとインターナルＩ
／Ｏ部との高電源電圧または低電源電圧を必要とする部
分それぞれが配設され、さらに、この内部の、高電圧ロ
ジック領域４には高電圧対応ロジック回路が、低電圧ロ
ジック領域５には低電圧対応ロジック回路が配設されて
いる。このような配置になっているので、信号の流れに
したがって、チップ周辺から最内部へ、最内部からチッ
プ周辺へと、最短の経路で各回路素子をレイアウトする
ことができる。また、高電圧ロジック領域４も設けられ
ているので、最短経路の回路素子のレイアウトと共に、
回路素子を接続する配線は短縮され、配線領域が減少す
るので回路素子を搭載する領域が拡大されて実装効率は
向上し、且つ、配線の静電容量も減少するので信号の遅
延を防止することができる。
に高電圧対応Ｉ／Ｏ駆動部と低電圧対応Ｉ／Ｏ駆動部と
が配設され、これに近接した第１の領域２と第２の領域
３とのいづれかに、レベルコンバータとインターナルＩ
／Ｏ部との高電源電圧または低電源電圧を必要とする部
分それぞれが配設され、さらに、この内部の、高電圧ロ
ジック領域４には高電圧対応ロジック回路が、低電圧ロ
ジック領域５には低電圧対応ロジック回路が配設されて
いる。このような配置になっているので、信号の流れに
したがって、チップ周辺から最内部へ、最内部からチッ
プ周辺へと、最短の経路で各回路素子をレイアウトする
ことができる。また、高電圧ロジック領域４も設けられ
ているので、最短経路の回路素子のレイアウトと共に、
回路素子を接続する配線は短縮され、配線領域が減少す
るので回路素子を搭載する領域が拡大されて実装効率は
向上し、且つ、配線の静電容量も減少するので信号の遅
延を防止することができる。
【００１１】
【実施例】以下、図面を参照して、本発明の１実施例に
係る多電源対応集積回路についてさらに詳細に説明す
る。
係る多電源対応集積回路についてさらに詳細に説明す
る。
【００１２】図１参照 図１は本発明に係る多電源対応集積回路の半導体チップ
上の素子配置を示す図である。図１において、１はチッ
プの周辺に輪状に設けられているＩ／Ｏ領域であり、２
はＩ／Ｏ領域１の内側に近接して輪状に設けられている
第１の領域であり、３は第１の領域２の内側に近接して
輪状に設けられている第２の領域であり、４は第２の領
域の内側に設けられている高電圧ロジック領域であり、
５は第２の領域の内部に高電圧ロジック領域４と並列し
て設けられている低電圧ロジック領域である。
上の素子配置を示す図である。図１において、１はチッ
プの周辺に輪状に設けられているＩ／Ｏ領域であり、２
はＩ／Ｏ領域１の内側に近接して輪状に設けられている
第１の領域であり、３は第１の領域２の内側に近接して
輪状に設けられている第２の領域であり、４は第２の領
域の内側に設けられている高電圧ロジック領域であり、
５は第２の領域の内部に高電圧ロジック領域４と並列し
て設けられている低電圧ロジック領域である。
【００１３】Ｉ／Ｏ領域１には、高電源電圧と低電源電
圧との２系統の電源配線が配設され、高電圧対応Ｉ／Ｏ
駆動部と低電圧対応Ｉ／Ｏ駆動部とのいづれも埋め込め
るようにされている。また、電源のためのバンプや接地
のためのバンプもこのＩ／Ｏ領域１に埋め込まれる。
圧との２系統の電源配線が配設され、高電圧対応Ｉ／Ｏ
駆動部と低電圧対応Ｉ／Ｏ駆動部とのいづれも埋め込め
るようにされている。また、電源のためのバンプや接地
のためのバンプもこのＩ／Ｏ領域１に埋め込まれる。
【００１４】第１の領域２には、高電圧対応インターナ
ルＩ／Ｏ部と高電圧対応レベルコンバータとが埋め込ま
れている。第２の領域３には、低電圧対応インターナル
Ｉ／Ｏ部と低電圧対応レベルコンバータとが埋め込まれ
ている。
ルＩ／Ｏ部と高電圧対応レベルコンバータとが埋め込ま
れている。第２の領域３には、低電圧対応インターナル
Ｉ／Ｏ部と低電圧対応レベルコンバータとが埋め込まれ
ている。
【００１５】高電圧ロジック領域４には、高電圧対応ロ
ジック回路が埋め込まれている。低電圧ロジック領域５
には、低電圧対応ロジック回路が埋め込まれている。
ジック回路が埋め込まれている。低電圧ロジック領域５
には、低電圧対応ロジック回路が埋め込まれている。
【００１６】このような配置になっているので、多電源
対応集積回路に入力される信号の流れにしたがって、チ
ップ周辺から最内部へ、最内部からチップ周辺へと、各
回路素子をレイアウトすることができる。また、従来技
術と異なり専用の高電圧ロジック領域４も設けられてい
るので、最短経路を取りうる回路素子のレイアウトと共
に、回路素子を接続する配線は短縮され、配線領域が減
少するので回路素子を搭載する領域が拡大されて実装効
率は向上し、且つ、配線の静電容量が減少するので信号
の遅延を防止することができる。
対応集積回路に入力される信号の流れにしたがって、チ
ップ周辺から最内部へ、最内部からチップ周辺へと、各
回路素子をレイアウトすることができる。また、従来技
術と異なり専用の高電圧ロジック領域４も設けられてい
るので、最短経路を取りうる回路素子のレイアウトと共
に、回路素子を接続する配線は短縮され、配線領域が減
少するので回路素子を搭載する領域が拡大されて実装効
率は向上し、且つ、配線の静電容量が減少するので信号
の遅延を防止することができる。
【００１７】なお、上述において、第１の領域２は高電
圧対応、第２の領域３は低電圧対応とされているが、こ
れとは逆に、第１の領域２は低電圧対応、第２の領域３
は高電圧対応としてもよく、多電源対応集積回路に要求
される機能に応じて、いづれを採用するかを決定すれば
よい。
圧対応、第２の領域３は低電圧対応とされているが、こ
れとは逆に、第１の領域２は低電圧対応、第２の領域３
は高電圧対応としてもよく、多電源対応集積回路に要求
される機能に応じて、いづれを採用するかを決定すれば
よい。
【００１８】
【発明の効果】以上説明したとおり、本発明に係る多電
源対応集積回路においては、チップ周辺にＩ／Ｏ駆動部
を配設するＩ／Ｏ領域が設けられ、その内側に高電圧対
応インターナルＩ／Ｏ部と高電圧対応レベルコンバータ
との組または低電圧対応インターナルＩ／Ｏ部と低電圧
対応レベルコンバータとの組を配設する第１の領域が設
けられ、また、その内側に第１の領域に配設されている
以外のインターナルＩ／Ｏ部とレベルコンバータとの組
を配設する第２の領域が設けられ、さらに内部に、高電
圧対応ロジック回路を配設する高電圧ロジック領域と低
電圧対応ロジック回路を配設する低電圧ロジック領域と
が設けられている。このため、必要な回路素子が最短の
経路で接続されるようにレイアウトできる。なお、高電
圧対応ロジック回路を配設する高電圧ロジック領域も設
けられているので、僅かの配線領域で配線することがで
き、このため、回路素子搭載用領域は拡大されて実装効
率は向上し、配線距離も減少するので信号が遅延する欠
点もなくなる。
源対応集積回路においては、チップ周辺にＩ／Ｏ駆動部
を配設するＩ／Ｏ領域が設けられ、その内側に高電圧対
応インターナルＩ／Ｏ部と高電圧対応レベルコンバータ
との組または低電圧対応インターナルＩ／Ｏ部と低電圧
対応レベルコンバータとの組を配設する第１の領域が設
けられ、また、その内側に第１の領域に配設されている
以外のインターナルＩ／Ｏ部とレベルコンバータとの組
を配設する第２の領域が設けられ、さらに内部に、高電
圧対応ロジック回路を配設する高電圧ロジック領域と低
電圧対応ロジック回路を配設する低電圧ロジック領域と
が設けられている。このため、必要な回路素子が最短の
経路で接続されるようにレイアウトできる。なお、高電
圧対応ロジック回路を配設する高電圧ロジック領域も設
けられているので、僅かの配線領域で配線することがで
き、このため、回路素子搭載用領域は拡大されて実装効
率は向上し、配線距離も減少するので信号が遅延する欠
点もなくなる。
【図１】本発明の１実施例に係る多電源対応集積回路の
素子配置を示す図である。
素子配置を示す図である。
【図２】従来技術に係る多電源対応集積回路の素子配置
を示す図である。
を示す図である。
１ Ｉ／Ｏ領域 ２ 第１の領域 ３ 第２の領域 ４ 高電圧ロジック領域 ５ 低電圧ロジック領域 ６ 高電圧対応領域 ７ 低電圧対応領域
Claims (1)
- 【請求項１】 入力信号を受信し出力信号を発信するＩ
／Ｏ駆動部と、前記Ｉ／Ｏ駆動部と信号を授受するロジ
ック回路からなるインターナルＩ／Ｏ部と、信号レベル
を高電源電圧を使用する回路の信号レベルから低電源電
圧を使用する回路の信号レベルへまたはその逆へと変換
するレベルコンバータと、ロジック回路とを有する多電
源対応集積回路において、 半導体チップを囲んで設けられ、前記Ｉ／Ｏ駆動部が配
設されるＩ／Ｏ領域（１）と、 該Ｉ／Ｏ領域（１）の内側直近の領域を囲んで設けら
れ、前記レベルコンバータと前記インターナルＩ／Ｏ部
との回路の中で、高電源電圧を必要とする回路か低電源
電圧を必要とする回路かのいづれかが配設される第１の
領域（２）と、 該第１の領域（２）の内側の領域を囲んで設けられ、前
記レベルコンバータと前記インターナルＩ／Ｏ部との回
路の中で、前記第１の領域（２）に配設される回路以外
の回路が配設される第２の領域（３）と、 該第２の領域（３）の内側に設けられ、前記ロジック回
路の中で高電源電圧を必要とする高電圧対応ロジック回
路が配設される高電圧ロジック領域（４）と、 前記第２の領域（３）の内側に前記高電圧ロジック領域
（４）と並列して設けられ、前記ロジック回路の中で低
電源電圧を必要とする低電圧対応ロジック回路が配設さ
れる低電圧ロジック領域（５）とを有することを特徴と
する多電源対応集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30448993A JPH07161928A (ja) | 1993-12-06 | 1993-12-06 | 多電源対応集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30448993A JPH07161928A (ja) | 1993-12-06 | 1993-12-06 | 多電源対応集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161928A true JPH07161928A (ja) | 1995-06-23 |
Family
ID=17933652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30448993A Withdrawn JPH07161928A (ja) | 1993-12-06 | 1993-12-06 | 多電源対応集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07161928A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1049173A1 (en) * | 1999-04-28 | 2000-11-02 | Fujitsu Limited | Semiconductor devices with multiple power supplies and methods of manufacturing such devices |
-
1993
- 1993-12-06 JP JP30448993A patent/JPH07161928A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1049173A1 (en) * | 1999-04-28 | 2000-11-02 | Fujitsu Limited | Semiconductor devices with multiple power supplies and methods of manufacturing such devices |
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