JPH01140641A - 半導体集積回路装置の動作電位供給配線の配線設計方法 - Google Patents
半導体集積回路装置の動作電位供給配線の配線設計方法Info
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- JPH01140641A JPH01140641A JP62297513A JP29751387A JPH01140641A JP H01140641 A JPH01140641 A JP H01140641A JP 62297513 A JP62297513 A JP 62297513A JP 29751387 A JP29751387 A JP 29751387A JP H01140641 A JPH01140641 A JP H01140641A
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- 239000004065 semiconductor Substances 0.000 title claims description 23
- 239000000872 buffer Substances 0.000 claims abstract description 95
- 239000000758 substrate Substances 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、基本セル
のトランジスタの間を配線によって様々に接続して種々
のゲートを構成する半導体集積回路装置に適用して有効
な技術に関するものである。
のトランジスタの間を配線によって様々に接続して種々
のゲートを構成する半導体集積回路装置に適用して有効
な技術に関するものである。
マスクスライス方式の半導体集積回路装置の一つにゲー
トアレイがある。ゲートアレイは、主に、ＣＰＵのイン
ターフェイスとして用いられる。ゲートアレイは、論理
領域に構成されたゲートに。
トアレイがある。ゲートアレイは、主に、ＣＰＵのイン
ターフェイスとして用いられる。ゲートアレイは、論理
領域に構成されたゲートに。
周辺部の入力バッファ回路を通して外部の信号を入力し
、また論理領域のゲートからの出力信号を前記周辺部の
出力バッファ回路を通して外部へ出力している。このよ
うに、ゲートアレイを構成する半導体チップの周辺部に
は多くの入力バッファ回路及び出力バッファ回路が設け
られる。これら人力バッファ回路及び出力バッファ回路
を構成しているトランジスタへは電源電位Ｖ ｃ ｃ例
えば５Ｖを給電し、また接地電位Ｖｓｓ例えばＯｖを給
電しなければならないが、これら電源電位Ｖ ｃ ｃ及
び接地電位Ｖ ｓ ｓは、前記入カバソファ回路及び出
力バッファ回路上を延在する電源配線又は接地配線によ
って給電する。
、また論理領域のゲートからの出力信号を前記周辺部の
出力バッファ回路を通して外部へ出力している。このよ
うに、ゲートアレイを構成する半導体チップの周辺部に
は多くの入力バッファ回路及び出力バッファ回路が設け
られる。これら人力バッファ回路及び出力バッファ回路
を構成しているトランジスタへは電源電位Ｖ ｃ ｃ例
えば５Ｖを給電し、また接地電位Ｖｓｓ例えばＯｖを給
電しなければならないが、これら電源電位Ｖ ｃ ｃ及
び接地電位Ｖ ｓ ｓは、前記入カバソファ回路及び出
力バッファ回路上を延在する電源配線又は接地配線によ
って給電する。
本発明者は、前記電源配線及び接地配線について検討し
た結果、次の問題点を見出した。
た結果、次の問題点を見出した。
前記入力バッファ回路及び出力バッファ回路の半導体チ
ップ上における配置は、ユーザの希望によって様々に変
る。特に、ＣＰＵが８ビツト、１６ビツト等のようにパ
ラレル動作をするため、これに伴って、ゲートアレイの
出力バッファ回路の中にも、′Ｈ”レベルからＩＩ Ｌ
ＩＦレベルへ、Ｉｔ Ｌ Ｉ＋レベルからＬＬ ＨＩ
Ｔレベルへ同時に切換ねるものが８個あるいは１６個等
のようにバイトの整数倍で存在する。このように、出力
バッファ回路が多数同時に切換ると、それらに接続して
いる電源配線あるいは接地配線の電位が大きく変動する
。特に、接地配線では、前記多数同時に切換わる出力バ
ッファがｕ Ｈｐｐレベルから“Ｌ”レベルへ切換ると
。
ップ上における配置は、ユーザの希望によって様々に変
る。特に、ＣＰＵが８ビツト、１６ビツト等のようにパ
ラレル動作をするため、これに伴って、ゲートアレイの
出力バッファ回路の中にも、′Ｈ”レベルからＩＩ Ｌ
ＩＦレベルへ、Ｉｔ Ｌ Ｉ＋レベルからＬＬ ＨＩ
Ｔレベルへ同時に切換ねるものが８個あるいは１６個等
のようにバイトの整数倍で存在する。このように、出力
バッファ回路が多数同時に切換ると、それらに接続して
いる電源配線あるいは接地配線の電位が大きく変動する
。特に、接地配線では、前記多数同時に切換わる出力バ
ッファがｕ Ｈｐｐレベルから“Ｌ”レベルへ切換ると
。
負荷容量に蓄積されていた電荷がディスチャージされる
ので、電位が上昇する。これにより、他のバッファ回路
が誤動作を起す。
ので、電位が上昇する。これにより、他のバッファ回路
が誤動作を起す。
本発明の目的は、配線の接続によって種々のゲートを構
成する半導体集積回路装置のバッファ回路の信頼性を高
めることにある。
成する半導体集積回路装置のバッファ回路の信頼性を高
めることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、同時に切換る複数の出力バッファ回路は専用
の同じ電源配線又は接地配線によって電源電位又は接地
電位を給電し、それ以外の出力バッファ回路に接続する
電源配線又は接地配線と別にする。
の同じ電源配線又は接地配線によって電源電位又は接地
電位を給電し、それ以外の出力バッファ回路に接続する
電源配線又は接地配線と別にする。
上述した手段によれば、多数同時に切換る出力バッファ
回路の動作が、他の入カバソファ回路あるいは出力バッ
ファ回路に影響を与えることがなくなるので、バッファ
回路の信頼性を高めることができる。
回路の動作が、他の入カバソファ回路あるいは出力バッ
ファ回路に影響を与えることがなくなるので、バッファ
回路の信頼性を高めることができる。
以下、本発明の一実施例を図面を用いて説明する。
第１図は、本実施例の半導体集積回路装置の概略を示し
た平面図である。
た平面図である。
第１図において、１は単結晶シリコンからなる半導体基
板であり、ゲートアレイ型の半導体集積回路装置を構成
する。半導体チップ１の周辺にはポンディングパッド２
．２Ａ、２Ｂ、２Ｃが配置しである。ポンディングパッ
ド２が入力信号あるいは出力信号のためのものであり、
ポンディングパッド２Ａ、２Ｂが接地電位Ｖｓｓ例えば
Ｏｖ用のもの、ポンディングパッド２Ｃが電源電位Ｖｃ
Ｃ例えば５ｖ用のものである。ポンディングパッド２．
２Ａ、２Ｂ、２Ｃより内側には、半導体集積回路装置の
入力バッファ回路あるいは出力バッファ回路が構成され
るＩ／Ｏ領域がある。この工／Ｏ領域によって囲まれて
いる内側の領域が内部回路領域であり、例えば特願昭６
０−１４６５１８号に開示されているように、Ｐチャネ
ルＭＩＳＦＥＴとＮチャネルＭＩＳＦＥＴからなるＣ−
ＭＩＳＦＥＴを例えば３個配置して基本セル４Ａを構成
し、これを繰り返し配置して基本セル列４を構成してい
る。基本セル４Ａの間及び基本セル列４の間をアルミニ
ウム配線によって接続して１種々の論理ゲートやクロッ
クバッファ等を構成する。
板であり、ゲートアレイ型の半導体集積回路装置を構成
する。半導体チップ１の周辺にはポンディングパッド２
．２Ａ、２Ｂ、２Ｃが配置しである。ポンディングパッ
ド２が入力信号あるいは出力信号のためのものであり、
ポンディングパッド２Ａ、２Ｂが接地電位Ｖｓｓ例えば
Ｏｖ用のもの、ポンディングパッド２Ｃが電源電位Ｖｃ
Ｃ例えば５ｖ用のものである。ポンディングパッド２．
２Ａ、２Ｂ、２Ｃより内側には、半導体集積回路装置の
入力バッファ回路あるいは出力バッファ回路が構成され
るＩ／Ｏ領域がある。この工／Ｏ領域によって囲まれて
いる内側の領域が内部回路領域であり、例えば特願昭６
０−１４６５１８号に開示されているように、Ｐチャネ
ルＭＩＳＦＥＴとＮチャネルＭＩＳＦＥＴからなるＣ−
ＭＩＳＦＥＴを例えば３個配置して基本セル４Ａを構成
し、これを繰り返し配置して基本セル列４を構成してい
る。基本セル４Ａの間及び基本セル列４の間をアルミニ
ウム配線によって接続して１種々の論理ゲートやクロッ
クバッファ等を構成する。
Ｉ／Ｏ領域上には、Ｉ／Ｏ領域の出力バッファ回路に接
地電位Ｖｓｓ例えばＯＶを給電する接地配８５．５Ａ及
び電源電位ｖｃｃ例えば５ｖを給電する電源配線６が設
けてあり、さらに内部回路に接地電位Ｖｓｓを給電する
接地配線７及び電源電位Ｖ ｃ ｃを給電する電源配線
８が延在している。
地電位Ｖｓｓ例えばＯＶを給電する接地配８５．５Ａ及
び電源電位ｖｃｃ例えば５ｖを給電する電源配線６が設
けてあり、さらに内部回路に接地電位Ｖｓｓを給電する
接地配線７及び電源電位Ｖ ｃ ｃを給電する電源配線
８が延在している。
これら接地配線５．５Ａ、７、電源配線６．８は、例え
ば第２層目のアルミニウム膜によって形成している。
ば第２層目のアルミニウム膜によって形成している。
接地配線５Ａは、多数の出力バッファ回路のうち、′Ｈ
”レベルから“Ｌ Ｐ＋レベルへ及び“Ｌ ＩＩレベル
からＬＬ ＨＩ＋レベルへ同時に切換わる出力バッファ
回路のために専用に設けたものであり、同時に切換るこ
とかない出力バッファ回路及び入力・バッファ回路は接
続されていない。同時に切換る出力バッファ回路以外の
出力バッファ回路と、入カバソファ回路へは、接地配線
５Ａから切り離された接地配線５によって接地電位ｖｓ
ｓを給電するようにしている。このように、接地配線５
Ａと、接地配線５とに分けて設けることにより、同時に
切換る出力バッファ回路の出力が、１１ ＨＩｔレベル
から“Ｌ Ｉ＋レベルへ切換るときのディスチャージに
よって接地配線５Ａの電位上昇が、前記同時に切換らな
い出力バッファ回路及び入カバソファ回路に影響を与え
ないようにしている。
”レベルから“Ｌ Ｐ＋レベルへ及び“Ｌ ＩＩレベル
からＬＬ ＨＩ＋レベルへ同時に切換わる出力バッファ
回路のために専用に設けたものであり、同時に切換るこ
とかない出力バッファ回路及び入力・バッファ回路は接
続されていない。同時に切換る出力バッファ回路以外の
出力バッファ回路と、入カバソファ回路へは、接地配線
５Ａから切り離された接地配線５によって接地電位ｖｓ
ｓを給電するようにしている。このように、接地配線５
Ａと、接地配線５とに分けて設けることにより、同時に
切換る出力バッファ回路の出力が、１１ ＨＩｔレベル
から“Ｌ Ｉ＋レベルへ切換るときのディスチャージに
よって接地配線５Ａの電位上昇が、前記同時に切換らな
い出力バッファ回路及び入カバソファ回路に影響を与え
ないようにしている。
ここで、第２図に、同時に切換る出力バッファ回路を模
式的に示す。
式的に示す。
第２図において、３Ａは、これと同時に切換る出力バッ
ファ回路がないかあるいは２〜３個程度しかない出力バ
ッファ回路であり、接地電位ＶｓＳを接地配線５で給電
している。３Ｂ工〜３Ｂ、は同時に切換え動作が行なわ
れる出力バッファ回路であり、接地電位Ｖ ｓ ｓを接
地配線５Ａによって給電している。３Ｃは、出力バッフ
ァ回路３Ａ、３Ｂ１〜３Ｂ、と同時に切換ることかない
出力バッファ回路であり、接地電位Ｖｓｓを接地配線５
によって給電している。電源電位Ｖ ｃ ｃは、出力バ
ッファ回路３Ａ、３Ｂ、〜３Ｂ、、３Ｃの全てに、同一
の電源配線６によって給電している。なお、同時に切換
え動作がなされるものは、出力バツファ回Ｍ３Ｂ１〜３
Ｂ ｓの８個に限られたものではなく、１６個、２４
個、３２個等ユーザの要望によって様々に変る。
ファ回路がないかあるいは２〜３個程度しかない出力バ
ッファ回路であり、接地電位ＶｓＳを接地配線５で給電
している。３Ｂ工〜３Ｂ、は同時に切換え動作が行なわ
れる出力バッファ回路であり、接地電位Ｖ ｓ ｓを接
地配線５Ａによって給電している。３Ｃは、出力バッフ
ァ回路３Ａ、３Ｂ１〜３Ｂ、と同時に切換ることかない
出力バッファ回路であり、接地電位Ｖｓｓを接地配線５
によって給電している。電源電位Ｖ ｃ ｃは、出力バ
ッファ回路３Ａ、３Ｂ、〜３Ｂ、、３Ｃの全てに、同一
の電源配線６によって給電している。なお、同時に切換
え動作がなされるものは、出力バツファ回Ｍ３Ｂ１〜３
Ｂ ｓの８個に限られたものではなく、１６個、２４
個、３２個等ユーザの要望によって様々に変る。
前記接地配線５．５Ａ、電源配線６を等価的に示すと第
３図のように表すことができる。なお、第３図は、図面
を簡略化するため、出力バッファ回路を３Ａ、３ Ｂ
ｔ〜３Ｂ、、３Ｃのみ示している。
３図のように表すことができる。なお、第３図は、図面
を簡略化するため、出力バッファ回路を３Ａ、３ Ｂ
ｔ〜３Ｂ、、３Ｃのみ示している。
そして、これら出力バッファ回路３Ａ、３Ｂ１〜３Ｂ０
３ＣがＩＩＨ”レベルから１１ Ｌ ７ルベルへ変ると
きのタイムチャートを第４図に示′している。
３ＣがＩＩＨ”レベルから１１ Ｌ ７ルベルへ変ると
きのタイムチャートを第４図に示′している。
第３図において、Ｌｌは電源配線６のインダクタンスで
あり、同様に、Ｌ２は接地配線５Ａの、Ｌ、は出力バッ
ファ回路３Ａの方から接地配線５を見たときの、Ｌ４は
出力バッファ回路３Ｃの方から接地配線５を見たときの
それぞれのインダクタンスである。Ｇｏ−Ｃ，はそれぞ
れ出力バッファ回路３Ａ、３Ｂ、〜３Ｂ、、３Ｇが有す
る負荷容量である。今、出力バッファ回路８Ａ、３Ｂ１
〜３Ｂ４の出力が１７ ＨＩＩレベルにあり、出力バッ
ファ回路３Ｃの出力が゛Ｌ″レベルにあるとする。次に
、出力バッファ回路３Ｂ工〜３Ｂ４が同時にＬＬ ＨＩ
＋レベルからｈｅ Ｌ ＋ｔレベルに切換ると、負荷容
量Ｃ０〜Ｃ４に蓄積されていた電荷は、接地配線５Ａに
ディスチャージされる。このとき、接地配線５Ａにイン
ダクタンスＬ２があるため、第４図のように接地配線５
Ａの電位ｖＬ２が上昇する。論理レベルのしきい値は、
１．４Ｖ程度の低い値に設定されているため、前記のよ
うにディスチャージによる電位上昇がそのしきい値を上
まねることがある。
あり、同様に、Ｌ２は接地配線５Ａの、Ｌ、は出力バッ
ファ回路３Ａの方から接地配線５を見たときの、Ｌ４は
出力バッファ回路３Ｃの方から接地配線５を見たときの
それぞれのインダクタンスである。Ｇｏ−Ｃ，はそれぞ
れ出力バッファ回路３Ａ、３Ｂ、〜３Ｂ、、３Ｇが有す
る負荷容量である。今、出力バッファ回路８Ａ、３Ｂ１
〜３Ｂ４の出力が１７ ＨＩＩレベルにあり、出力バッ
ファ回路３Ｃの出力が゛Ｌ″レベルにあるとする。次に
、出力バッファ回路３Ｂ工〜３Ｂ４が同時にＬＬ ＨＩ
＋レベルからｈｅ Ｌ ＋ｔレベルに切換ると、負荷容
量Ｃ０〜Ｃ４に蓄積されていた電荷は、接地配線５Ａに
ディスチャージされる。このとき、接地配線５Ａにイン
ダクタンスＬ２があるため、第４図のように接地配線５
Ａの電位ｖＬ２が上昇する。論理レベルのしきい値は、
１．４Ｖ程度の低い値に設定されているため、前記のよ
うにディスチャージによる電位上昇がそのしきい値を上
まねることがある。
しかし、本願では、接地配線５Ａと、接地配線５を切り
離しているため、接地配線５Ａの電位上昇が、ｄｔ Ｌ
１７レベルにある出力バッファ回路３Ｃの出力を反転
させてしまうことがない。一方、出力バッファ回路３Ｂ
１〜３Ｂ、が“Ｌ Ｉ＋レベルから１１ ＨＩＩレベル
へ立ち上がるときには、電源配線６の電位がインダクタ
ンスＬ１によって低下するが、電源電位Ｖ ｃ ｃ例え
ば５ｖから論理のしきい値例えば１．４ｖまでの幅が大
きいので、前記電位の低下がそのしきい値より低くなる
ことはない。そこで本願では、同一の電源配線６で出力
バッファ回路３Ａ、３Ｂ、〜３Ｂ４（第２図では３Ｂ工
〜３Ｂｅ）、３Ｃ及び入力バッファ回路に電源電位Ｖｃ
ｃを給電している。
離しているため、接地配線５Ａの電位上昇が、ｄｔ Ｌ
１７レベルにある出力バッファ回路３Ｃの出力を反転
させてしまうことがない。一方、出力バッファ回路３Ｂ
１〜３Ｂ、が“Ｌ Ｉ＋レベルから１１ ＨＩＩレベル
へ立ち上がるときには、電源配線６の電位がインダクタ
ンスＬ１によって低下するが、電源電位Ｖ ｃ ｃ例え
ば５ｖから論理のしきい値例えば１．４ｖまでの幅が大
きいので、前記電位の低下がそのしきい値より低くなる
ことはない。そこで本願では、同一の電源配線６で出力
バッファ回路３Ａ、３Ｂ、〜３Ｂ４（第２図では３Ｂ工
〜３Ｂｅ）、３Ｃ及び入力バッファ回路に電源電位Ｖｃ
ｃを給電している。
接地配線５Ａに対しては、接地配線５．７が接続されて
いるポンディングパッド２Ｂと別に、専用のポンディン
グパッド２Ａを設けている。電源配線６，８は、。同一
のポンディングパッド２Ｃに接続させている。
いるポンディングパッド２Ｂと別に、専用のポンディン
グパッド２Ａを設けている。電源配線６，８は、。同一
のポンディングパッド２Ｃに接続させている。
なお、同時に切換る出力バッフ７回路の数が多くなると
、′Ｌ”レベルから“Ｈ”レベルへ立上がるときの電源
配線６の電位の低下が大きくなるので、同時に切換え動
作がなされる出力バッファ回路の部分だけ切り離して設
けるようにしてもよい。この同時に切換え動作がなされ
る出力バッファ回路の部分だけ切り離して設けた電源配
線６は、ポンディングパッド２Ｃと別に、電源電位Ｖ
ｃ ｃを給電するための専用のポンディングパッド２を
設けるようにするのがよい。
、′Ｌ”レベルから“Ｈ”レベルへ立上がるときの電源
配線６の電位の低下が大きくなるので、同時に切換え動
作がなされる出力バッファ回路の部分だけ切り離して設
けるようにしてもよい。この同時に切換え動作がなされ
る出力バッファ回路の部分だけ切り離して設けた電源配
線６は、ポンディングパッド２Ｃと別に、電源電位Ｖ
ｃ ｃを給電するための専用のポンディングパッド２を
設けるようにするのがよい。
次に、前記接地配線５，５Ａ、７．電源配ｍ６．８の配
線設計について説明する。
線設計について説明する。
第５図及び第６図が、接地配線５．５Ａ、７、電源配線
６．８の配線設計を説明するための図である。
６．８の配線設計を説明するための図である。
第５図におイテ、８Ｘ、７Ｘ、６Ｘ、５Ｘのそれぞれは
、接地配線５．５Ａ、７．電源配線６．８のパターンを
設計する上での例えば第２層目のアルミニウム膜の固定
パターンであり、構成されるバッファ回路がどのような
ものであるかに係らず、 Ｄ Ａ （Ｄｅｓｉｇｎ Ａ
ｕｔｏｍａｔｉｏｎ）によってそれぞれのＩ／Ｏ領域に
所定の間隔を持ってレイアウトされる。この固定パター
ン８Ｘと８ｘの間、７Ｘと７Ｘの間、６Ｘと６Ｘの間、
５Ｘと５Ｘの間のそれぞれに、すなわち点線で示した部
分に第２層目のアルミニウム膜からなる接続パターンＹ
を配置するかどうかによって第６図に示しているように
、接地配線５．５Ａ、７、電源配線６，８を設計する。
、接地配線５．５Ａ、７．電源配線６．８のパターンを
設計する上での例えば第２層目のアルミニウム膜の固定
パターンであり、構成されるバッファ回路がどのような
ものであるかに係らず、 Ｄ Ａ （Ｄｅｓｉｇｎ Ａ
ｕｔｏｍａｔｉｏｎ）によってそれぞれのＩ／Ｏ領域に
所定の間隔を持ってレイアウトされる。この固定パター
ン８Ｘと８ｘの間、７Ｘと７Ｘの間、６Ｘと６Ｘの間、
５Ｘと５Ｘの間のそれぞれに、すなわち点線で示した部
分に第２層目のアルミニウム膜からなる接続パターンＹ
を配置するかどうかによって第６図に示しているように
、接地配線５．５Ａ、７、電源配線６，８を設計する。
この方法により、同時に切換る出力バッファ回路のチッ
プ１上における配置が、様々に変化しても、それに対し
て、接地配線５Ａ及び接地配線５Ａと接地配線５の切り
離し部分を半導体チップ１上のどこにでも配置すること
ができる。なお、接地配線７．電源配線６，８には切り
離し部分がないので、接地配線７、電源配線６．８は、
固定パターン６ｘ、７ｘ、８Ｘと接続パターンで設計す
るのでなく、接地配線７、電源配線６．８全体を固定パ
ターンとしておいてもよい。
プ１上における配置が、様々に変化しても、それに対し
て、接地配線５Ａ及び接地配線５Ａと接地配線５の切り
離し部分を半導体チップ１上のどこにでも配置すること
ができる。なお、接地配線７．電源配線６，８には切り
離し部分がないので、接地配線７、電源配線６．８は、
固定パターン６ｘ、７ｘ、８Ｘと接続パターンで設計す
るのでなく、接地配線７、電源配線６．８全体を固定パ
ターンとしておいてもよい。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
例えば、第７図に示すように、前記固定パターン６Ｘ、
７Ｘ、８Ｘの間を接続するための接続パターンＹは第３
層目のアルミニウム膜で形成するようにしてもよい。こ
の接続パターンＹと、固定パターン６ｘ、７Ｘ、８Ｘの
接続部分を便宜的に・で示している。又、この接続パタ
ーンＹをワイヤに変えてもよい。又、接続パターンＹは
、全ての固定パターン５Ｘと５ｘの間、６Ｘと６Ｘの間
、７ｘと７Ｘの間、８Ｘと８Ｘの間に設けるようにし、
接続パターンＹと、固定パターン５ｘ、６Ｘ、７Ｘ、８
Ｘとの間に接続部分・を設けるか否かで、配線５．５Ａ
、６．７．８を設計するようにしてもよい。
７Ｘ、８Ｘの間を接続するための接続パターンＹは第３
層目のアルミニウム膜で形成するようにしてもよい。こ
の接続パターンＹと、固定パターン６ｘ、７Ｘ、８Ｘの
接続部分を便宜的に・で示している。又、この接続パタ
ーンＹをワイヤに変えてもよい。又、接続パターンＹは
、全ての固定パターン５Ｘと５ｘの間、６Ｘと６Ｘの間
、７ｘと７Ｘの間、８Ｘと８Ｘの間に設けるようにし、
接続パターンＹと、固定パターン５ｘ、６Ｘ、７Ｘ、８
Ｘとの間に接続部分・を設けるか否かで、配線５．５Ａ
、６．７．８を設計するようにしてもよい。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
同時に切換る複数の出力バッファ回路は専用の同じ電源
配線又は接地配線によって電源電位又は接地電位を給電
し、それ以外の出力バッファ回路に接続する電源配線又
は接地配線と別にする４これにより、多数同時に切換る
出力バッファ回路の動作が、他の入力バッファ回路ある
いは出力バッファ回路に影響を与えることがなくなるの
で、バッファ回路の信頼性を高めることができる。
配線又は接地配線によって電源電位又は接地電位を給電
し、それ以外の出力バッファ回路に接続する電源配線又
は接地配線と別にする４これにより、多数同時に切換る
出力バッファ回路の動作が、他の入力バッファ回路ある
いは出力バッファ回路に影響を与えることがなくなるの
で、バッファ回路の信頼性を高めることができる。
第１図は、半導体チップの平面の概略図。
第２図は、同時に切換る出力バッファ回路を模式的に示
した回路図、 第３図は、接地配線、電源配線を等価的に示した図、 第４図は、出力バッファ回路が１１ Ｆｆ Ｐｊレベル
からｔｉ Ｌ Ｊ＋レベルへ変るときのタイムチャート
、第５図及び第６図は、接地配線、電源配線の配線設計
を説明するための図、オワ１コ１１配線設計の変形例を
示した図である。 図中、１・・・半導体チップ、２．２Ａ、２Ｂ、２Ｃ・
・・ポンディングパッド、Ｉｌｏ・・・入力バッファ回
路又は出力バッファ回路が構成される領域、４・・・基
本セル列、４Ａ・・・基本セル、５．５Ａ、７・・・接
地配線、６．８・・・電位配線、３Ａ、３Ｂ、〜３Ｂ８
．３ Ｃ・ｆｆｉカバッファ回路、５Ｘ、６ｘ、７Ｘ、
８Ｘ・・・固定パターン、Ｙ・・・接続パターン。 ＩＩ ＩＩ ＩＩ ＩＩ工」
工」 ニー エ」 ′／
した回路図、 第３図は、接地配線、電源配線を等価的に示した図、 第４図は、出力バッファ回路が１１ Ｆｆ Ｐｊレベル
からｔｉ Ｌ Ｊ＋レベルへ変るときのタイムチャート
、第５図及び第６図は、接地配線、電源配線の配線設計
を説明するための図、オワ１コ１１配線設計の変形例を
示した図である。 図中、１・・・半導体チップ、２．２Ａ、２Ｂ、２Ｃ・
・・ポンディングパッド、Ｉｌｏ・・・入力バッファ回
路又は出力バッファ回路が構成される領域、４・・・基
本セル列、４Ａ・・・基本セル、５．５Ａ、７・・・接
地配線、６．８・・・電位配線、３Ａ、３Ｂ、〜３Ｂ８
．３ Ｃ・ｆｆｉカバッファ回路、５Ｘ、６ｘ、７Ｘ、
８Ｘ・・・固定パターン、Ｙ・・・接続パターン。 ＩＩ ＩＩ ＩＩ ＩＩ工」
工」 ニー エ」 ′／
Claims (1)
- 【特許請求の範囲】 １、トランジスタを複数有する基本セルを繰り返えし配
置して基本セル列を構成し、該基本セル列をそれが延在
している方向と交差する方向に複数設け、前記トランジ
スタの間を配線によって接続して種々のゲートを構成す
る半導体集積回路装置の入力バッファ回路又は出力バッ
ファ回路が構成されるＩ／Ｏ領域と、該Ｉ／Ｏ領域上を
延在して電源電位を給電する電源配線及び接地電位を給
電する接地配線とを有し、前記出力バッファ回路のうち
同時に切換る複数の出力バッファ回路は専用の電源配線
又は及び接地配線によって電源電位又は及び接地電位を
給電し、それ以外の出力バッファ回路に電源電位又は及
び接地電位を給電する電源配線又は及び接地配線と分け
たことを特徴とする半導体集積回路装置。 ２、前記同時に切換る出力バッファ回路以外の出力バッ
ファ回路と、入力バッファ回路とは、同一の電源配線又
は接地配線によって電源電位又は接地電位を給電するこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置。 ３、前記電源配線及び接地配線の設計は、Ｉ／Ｏ領域に
構成されるバッファ回路が、複数同時に切換る出力バッ
ファ回路であるか否かに係らず、Ｉ／Ｏ領域ごとにその
上に固定の配線パターンを配置した後、それらの間に接
続用の配線パターンを配置するか否によって、同時に切
換る出力バッファ回路の電源配線又は接地配線と、それ
以外のバッファ回路の電源配線又は接地配線とを分ける
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路装置。 ４、半導体基板上には、ＲＡＭ、ＲＯＭあるいはＡＬＵ
等のマクロセルが搭載されていることを特徴とする特許
請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62297513A JP2594988B2 (ja) | 1987-11-27 | 1987-11-27 | 半導体集積回路装置の動作電位供給配線の配線設計方法 |
| KR1019880015059A KR890008973A (ko) | 1987-11-27 | 1988-11-16 | 반도체 집적회로장치 및 그 배선방법 |
| US07/275,520 US5083181A (en) | 1987-11-27 | 1988-11-23 | Semiconductor integrated circuit device and wiring method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62297513A JP2594988B2 (ja) | 1987-11-27 | 1987-11-27 | 半導体集積回路装置の動作電位供給配線の配線設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01140641A true JPH01140641A (ja) | 1989-06-01 |
| JP2594988B2 JP2594988B2 (ja) | 1997-03-26 |
Family
ID=17847488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62297513A Expired - Fee Related JP2594988B2 (ja) | 1987-11-27 | 1987-11-27 | 半導体集積回路装置の動作電位供給配線の配線設計方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5083181A (ja) |
| JP (1) | JP2594988B2 (ja) |
| KR (1) | KR890008973A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020065905A1 (ja) * | 2018-09-28 | 2020-04-02 | 株式会社ソシオネクスト | 半導体集積回路装置 |
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| US6759732B1 (en) | 1990-04-24 | 2004-07-06 | Seiko Epson Corporation | Semiconductor device with circuit cell array and arrangement on a semiconductor chip |
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-
1987
- 1987-11-27 JP JP62297513A patent/JP2594988B2/ja not_active Expired - Fee Related
-
1988
- 1988-11-16 KR KR1019880015059A patent/KR890008973A/ko not_active Application Discontinuation
- 1988-11-23 US US07/275,520 patent/US5083181A/en not_active Expired - Lifetime
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| JPWO2020065905A1 (ja) * | 2018-09-28 | 2021-08-30 | 株式会社ソシオネクスト | 半導体集積回路装置 |
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| Publication number | Publication date |
|---|---|
| US5083181A (en) | 1992-01-21 |
| KR890008973A (ko) | 1989-07-13 |
| JP2594988B2 (ja) | 1997-03-26 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |