JPS60234341A - 半導体集回路装置 - Google Patents
半導体集回路装置Info
- Publication number
- JPS60234341A JPS60234341A JP59089427A JP8942784A JPS60234341A JP S60234341 A JPS60234341 A JP S60234341A JP 59089427 A JP59089427 A JP 59089427A JP 8942784 A JP8942784 A JP 8942784A JP S60234341 A JPS60234341 A JP S60234341A
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- buffer region
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- driving force
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置技術さらには高駆動力
出力端子を必要とする半導体集積回路装置に適用して特
に有効な技術に関するもので、たとえば、マスタースラ
イスにおける周辺回路部分に利用して有効な技術に関す
るものである。
出力端子を必要とする半導体集積回路装置に適用して特
に有効な技術に関するもので、たとえば、マスタースラ
イスにおける周辺回路部分に利用して有効な技術に関す
るものである。
例えばマスタースライスなどの汎用半導体集積回路装置
などでは、その内部回路の結線状態だけを変えることに
より多種多用の機能に対応させることができる（半導体
・ＩＣ用語事典（オーム社）２３９〜２４０頁）。この
ため、この種の半導体集積回路装置では、その周辺回路
部分のバッファ領域が入力あるいは出力のいずれにも使
用できる汎用の人出カバソファ領域として形成されてい
る。
などでは、その内部回路の結線状態だけを変えることに
より多種多用の機能に対応させることができる（半導体
・ＩＣ用語事典（オーム社）２３９〜２４０頁）。この
ため、この種の半導体集積回路装置では、その周辺回路
部分のバッファ領域が入力あるいは出力のいずれにも使
用できる汎用の人出カバソファ領域として形成されてい
る。
つまり、入力と出力のいずれにも使用できる汎用入出力
バッファ領域でもって、その周辺回路が形成されていた
。そして、内部回路の結線状態に応じてその汎用入出力
バッファ領域を入力バッファあるいは出カバソファとし
て任意に使用できるようにしていた。
バッファ領域でもって、その周辺回路が形成されていた
。そして、内部回路の結線状態に応じてその汎用入出力
バッファ領域を入力バッファあるいは出カバソファとし
て任意に使用できるようにしていた。
しかしかかる技術においては先ず、汎用の人出カバッフ
ァ領域では例えば表示素子あるいは別の基板に実装され
た回路などを直接駆動できるような高駆動力を得ること
ができず、また、入カバソファと出力バッファとが無秩
序に配列されるため、その出力バッファから隣接する入
カッ〉ソファパッケージ内配線の線間容量などを介して
ノイズが侵入することによる誤動作が生じたり、あるい
は各汎用人出力バッファ領域に電源を供給するための共
通電源配線に局部的な大電流が流れて、例えばアルミニ
ウムのエレクトロ・マイグレーションなどによる断線が
生じるようになる、という問題点が生ずるということが
本発明者によって明らかとされた。
ァ領域では例えば表示素子あるいは別の基板に実装され
た回路などを直接駆動できるような高駆動力を得ること
ができず、また、入カバソファと出力バッファとが無秩
序に配列されるため、その出力バッファから隣接する入
カッ〉ソファパッケージ内配線の線間容量などを介して
ノイズが侵入することによる誤動作が生じたり、あるい
は各汎用人出力バッファ領域に電源を供給するための共
通電源配線に局部的な大電流が流れて、例えばアルミニ
ウムのエレクトロ・マイグレーションなどによる断線が
生じるようになる、という問題点が生ずるということが
本発明者によって明らかとされた。
この発明の目的は、例えば表示素子あるいは別の基板に
実装された回路などを直接駆動できるような高駆動力を
簡単に得ることができるとともに、出力バッファから入
力バッファに対する電気的な干渉を軽減して誤動作の発
生を少なくし、さらに、バッファ領域に電源を供給する
ための共通電源配線に局部的な大電流が流れることによ
る断線なども防止できるようにする、という半導体集積
回路装置技術を提供するものである。
実装された回路などを直接駆動できるような高駆動力を
簡単に得ることができるとともに、出力バッファから入
力バッファに対する電気的な干渉を軽減して誤動作の発
生を少なくし、さらに、バッファ領域に電源を供給する
ための共通電源配線に局部的な大電流が流れることによ
る断線なども防止できるようにする、という半導体集積
回路装置技術を提供するものである。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、周辺回路部に高駆動力専用の出力バッファ領
域を集めて形成することにより、例えば表示素子あるい
は別の基板に実装された回路などを直接駆動できるよう
な高駆動力を簡単に得ることができるとともに、出力バ
ッファから入力バッファに対する電気的な干渉を軽減し
て誤動作の発生を少なくし、さらに、バッファ領域に電
源を供給するための共通電源配線に局部的な大電流が流
れることによる断線なども防止できるようにする、とい
う目的を達成するものである。
域を集めて形成することにより、例えば表示素子あるい
は別の基板に実装された回路などを直接駆動できるよう
な高駆動力を簡単に得ることができるとともに、出力バ
ッファから入力バッファに対する電気的な干渉を軽減し
て誤動作の発生を少なくし、さらに、バッファ領域に電
源を供給するための共通電源配線に局部的な大電流が流
れることによる断線なども防止できるようにする、とい
う目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一あるいは相当する部分は同一符
号で示す。
号で示す。
第１図はこの発明による半導体集積回路装置の平面レイ
アウト状態の一実施例を示す。
アウト状態の一実施例を示す。
同図に示す半導体集積回路装置１００は、Ｃ−ＭＯ８型
マスタースライス（あるいはゲートアレイ）として構成
されたものであって、その中央に内部回路部分１０がま
たその周りに周辺回路部分２０がそれぞれ形成されてい
る。
マスタースライス（あるいはゲートアレイ）として構成
されたものであって、その中央に内部回路部分１０がま
たその周りに周辺回路部分２０がそれぞれ形成されてい
る。
内部回路部分１０には多数のＣ−ＭＯ８論理回路が配列
され、各Ｃ，−ＭＯＳ論理回路間の配線パターンを変更
するだけでもって任意の論理機能が得られるようになっ
ている。
され、各Ｃ，−ＭＯＳ論理回路間の配線パターンを変更
するだけでもって任意の論理機能が得られるようになっ
ている。
周辺回路部分２０には、多数のバッファ領域３０および
５０が形成され、さらに各バッファ領域３０゜５０ごと
に端子パッドＰＬ、Ｐ２が設けられれている。また、複
数個所に電源用端子パッドＰａが設けられている。各端
子パッドＰｏ、Ｐｉ。
５０が形成され、さらに各バッファ領域３０゜５０ごと
に端子パッドＰＬ、Ｐ２が設けられれている。また、複
数個所に電源用端子パッドＰａが設けられている。各端
子パッドＰｏ、Ｐｉ。
Ｐ２にはそれぞれボンディングワイヤーＬｏ。
Ｌｌ、Ｌ２が接続さ九る。そして、これらのボンディン
グワイヤーＬｏ、Ｌｌ、Ｌ２を介して各端子パッドＰ
ｏ ＋ Ｐ ｌ ＋ Ｐ ２がそれぞれパッケージ外部
に導出されるピン端子（図示省略）に接続されるように
なっている。また、各バッファ領域３０゜５０に給電を
行なうための電源配線６０が周辺回路部分２０に沿って
環状に布線されている。この電源配線６ｏは、電源Ｖ’
ｃｃに接続するものと接地電位ＧＮＤに接続するものと
が対になって布線されている。
グワイヤーＬｏ、Ｌｌ、Ｌ２を介して各端子パッドＰ
ｏ ＋ Ｐ ｌ ＋ Ｐ ２がそれぞれパッケージ外部
に導出されるピン端子（図示省略）に接続されるように
なっている。また、各バッファ領域３０゜５０に給電を
行なうための電源配線６０が周辺回路部分２０に沿って
環状に布線されている。この電源配線６ｏは、電源Ｖ’
ｃｃに接続するものと接地電位ＧＮＤに接続するものと
が対になって布線されている。
さらに１周辺回路部分２０には２種類のバッファ領域３
０と５０が形成されている。すなわち、高駆動力出力を
得るための専用の出カバソファ領域３０と、入力あるい
は出力のいずれにも使用できるように構成された汎用の
人出力バッファ領域５０とが形成されている。
０と５０が形成されている。すなわち、高駆動力出力を
得るための専用の出カバソファ領域３０と、入力あるい
は出力のいずれにも使用できるように構成された汎用の
人出力バッファ領域５０とが形成されている。
ここで上記高駆動力量カバソファ領域３０は、該出力バ
ッファ領域３０だけが集合されて専用の高駆動力出力バ
ッファ領域群４０をなしている。
ッファ領域３０だけが集合されて専用の高駆動力出力バ
ッファ領域群４０をなしている。
つまり、高駆動力出力バッファ領域３０だけが１個所（
あるいは複数個所）にブロック状に集められて形成され
ている。この高駆動力出力バッファ領域群領域群４０の
両側にそれぞれ！源用端子パットＰｏが配置されている
にれにより該高駆動力出力バッファ領域群４０内の各バ
ッファ領域３０の駆動電源ＶＣＣおよびＧＮＤを他のバ
ッファ領域３０に経ずに供給するようにしである。電源
配線６０はパターニングされたアルミニウム蒸着層によ
って形成され、高駆動力出力バッファ領域群４０に布線
される部分だけが、他の部分よりも広幅に形成されてい
る。これにより、当該部分での電流容量が選択的に大き
くなっている。
あるいは複数個所）にブロック状に集められて形成され
ている。この高駆動力出力バッファ領域群領域群４０の
両側にそれぞれ！源用端子パットＰｏが配置されている
にれにより該高駆動力出力バッファ領域群４０内の各バ
ッファ領域３０の駆動電源ＶＣＣおよびＧＮＤを他のバ
ッファ領域３０に経ずに供給するようにしである。電源
配線６０はパターニングされたアルミニウム蒸着層によ
って形成され、高駆動力出力バッファ領域群４０に布線
される部分だけが、他の部分よりも広幅に形成されてい
る。これにより、当該部分での電流容量が選択的に大き
くなっている。
第２図は上記高駆動力出力バッファ領域３０の部分を示
す。
す。
高駆動力出力バッファ領域３０には、出カバソファ回路
の最終出力段を構成するためのコンプリメンタリＭＯ３
電界効果トランジスタＱ ｐ ＋ Ｑ ｎが形成されて
いる。その一方のＰチャンネル間０Ｓ電界効果トランジ
スタＱｐは、ｐ＋型ソース・ドレイン領域３２ｐと多結
晶シリコンゲート３４を用いて形成され、その他方のｎ
チャンネルＭＯ８電界効果トランジスタＱｎは、ｎ＋型
ソース・ドレイン領域３２ｎと多結晶シリコンゲート３
４を用いて形成されている。各ＭＯ８電界効果１−ラン
ジスタＱ ｐ ｒ Ｑ ｎはそれぞれ広いゲー１へ幅に
よって十分に小さなＯＮ （導通）抵抗と大きな電流容
量を得ている。これにより、両Ｍ ＯＳ 電界効果１ヘ
ランジスタＱ Ｐ ＋ Ｑ ｎは高駆動力のＣ−ＭＯ８
論理インバータを構成する。そして、このＣ−Ｍ○Ｓ論
理インバータを駆動するための出カバソファ回路３６が
形成されている。
の最終出力段を構成するためのコンプリメンタリＭＯ３
電界効果トランジスタＱ ｐ ＋ Ｑ ｎが形成されて
いる。その一方のＰチャンネル間０Ｓ電界効果トランジ
スタＱｐは、ｐ＋型ソース・ドレイン領域３２ｐと多結
晶シリコンゲート３４を用いて形成され、その他方のｎ
チャンネルＭＯ８電界効果トランジスタＱｎは、ｎ＋型
ソース・ドレイン領域３２ｎと多結晶シリコンゲート３
４を用いて形成されている。各ＭＯ８電界効果１−ラン
ジスタＱ ｐ ｒ Ｑ ｎはそれぞれ広いゲー１へ幅に
よって十分に小さなＯＮ （導通）抵抗と大きな電流容
量を得ている。これにより、両Ｍ ＯＳ 電界効果１ヘ
ランジスタＱ Ｐ ＋ Ｑ ｎは高駆動力のＣ−ＭＯ８
論理インバータを構成する。そして、このＣ−Ｍ○Ｓ論
理インバータを駆動するための出カバソファ回路３６が
形成されている。
なお、この高駆動力出力バッファ領域３０には、入力バ
ッファ回路が設けられないために、後述する汎用人出カ
バソファ領域５０とほぼ等面積でもって非常に大きな駆
動力をもつ出力バッファ回路を形成することができる。
ッファ回路が設けられないために、後述する汎用人出カ
バソファ領域５０とほぼ等面積でもって非常に大きな駆
動力をもつ出力バッファ回路を形成することができる。
また、その平面形状が縦長に形成され、これにより該領
域３０に布線される電源配線の幅を広くしやすくしてい
る。
域３０に布線される電源配線の幅を広くしやすくしてい
る。
第３図は上記汎用入出力バッファ領域５０の部分を示す
。
。
汎用入出カバソファ領域５０は、入力バッファと出力バ
ッファのいず九にも使用できるようにするため、入力用
と出力用の２種類の素子および回路が形成される。
ッファのいず九にも使用できるようにするため、入力用
と出力用の２種類の素子および回路が形成される。
入力用の回路としては、入力バッファ回路３８が形成さ
れている。また、出力用の素子としては。
れている。また、出力用の素子としては。
出力バッファ回路の最終出力段を構成するためのコンプ
リメンタリＭＯ８電界効果効果トランジスタＱ ｐ ＋
Ｑ ｎが形成されている。その〜・方のｐチャンネル
ＭＯＳ電界効果トランジスタＱｐは、ｐ１型ソース・ド
レイン領域３２ｐと多結晶シリコンゲート３４を用いて
形成され、その他方のｎチャンネルＭＯ８電界効果トラ
ンジスタＱｎは、ｎ＋型ソース・ドレイン領域３２ｎと
多結晶トリコンゲート３４を用いて形成されている。両
ＭＯ８電界効果トランジスタＱ Ｐ ｒ Ｑ ｎは最終
出力段としてのＣ−ＭＯ８論理インバータを構成する。
リメンタリＭＯ８電界効果効果トランジスタＱ ｐ ＋
Ｑ ｎが形成されている。その〜・方のｐチャンネル
ＭＯＳ電界効果トランジスタＱｐは、ｐ１型ソース・ド
レイン領域３２ｐと多結晶シリコンゲート３４を用いて
形成され、その他方のｎチャンネルＭＯ８電界効果トラ
ンジスタＱｎは、ｎ＋型ソース・ドレイン領域３２ｎと
多結晶トリコンゲート３４を用いて形成されている。両
ＭＯ８電界効果トランジスタＱ Ｐ ｒ Ｑ ｎは最終
出力段としてのＣ−ＭＯ８論理インバータを構成する。
そして、とのＣ−ＭＯ３論理インバータを駆動するため
の出カバソファ回路３６が形成されている。
の出カバソファ回路３６が形成されている。
さて、以上のように構成された半導体集積回路装置では
、例えば表示素子あるいは別の基板に実装された回路な
どを直接駆動するために高駆動力が必要とされる出力端
子には、」−記高駆動刃出力バッファ領域群４０内の出
力バッファ領域３０をあてがう。それ以外の入力端子あ
るいは小信号の出力端子には汎用入出カバソファ領域５
０をあてがう。このとき、上記高駆動力量カバソファ回
路３０が専用の領域群４０に集められて形成されている
ため、その出力バッファ領域３０側に接続するボンディ
ングワイヤーＬ１と、他の人出カバソファ領域３０側に
接続するボンディングワイヤーＬ２とが、互いに入り混
じることなく分離されて布線され、これにより高駆動力
量カバソファ領域３０から大きな出力電流を取出すよう
にしても、パッケージ内配線の線間容量による人出カバ
ソファ領域５０側への干渉を大幅に軽減させることがで
きる。従って、ノイズの侵入による誤動作発生の恐れを
大幅に小さくすることができる。また、上記高駆動力バ
ッファ領域群４０の両側から電源ＶｃｃとＧＮＤを給電
するようにしたことにより、他のバッファ領域５ｏに影
響を及ぼすことなく、大きな電源電流を該領域４０内の
各出カバソファ領域に供給することができる。これによ
り、その高駆動力量カバソファ領域３０は、大きなシン
ク電流が流れ込んでも十分に低い低論理レベルを確実に
維持することができるようになる。さらに、上記高駆動
力量カバソファ領域群４０内の電源配線６０の幅を広く
してその電流容量を強化することができるので、例えば
アルミニウムのエレクトロ・マイグレーションによる電
源配線の切断も防止できるようになる。
、例えば表示素子あるいは別の基板に実装された回路な
どを直接駆動するために高駆動力が必要とされる出力端
子には、」−記高駆動刃出力バッファ領域群４０内の出
力バッファ領域３０をあてがう。それ以外の入力端子あ
るいは小信号の出力端子には汎用入出カバソファ領域５
０をあてがう。このとき、上記高駆動力量カバソファ回
路３０が専用の領域群４０に集められて形成されている
ため、その出力バッファ領域３０側に接続するボンディ
ングワイヤーＬ１と、他の人出カバソファ領域３０側に
接続するボンディングワイヤーＬ２とが、互いに入り混
じることなく分離されて布線され、これにより高駆動力
量カバソファ領域３０から大きな出力電流を取出すよう
にしても、パッケージ内配線の線間容量による人出カバ
ソファ領域５０側への干渉を大幅に軽減させることがで
きる。従って、ノイズの侵入による誤動作発生の恐れを
大幅に小さくすることができる。また、上記高駆動力バ
ッファ領域群４０の両側から電源ＶｃｃとＧＮＤを給電
するようにしたことにより、他のバッファ領域５ｏに影
響を及ぼすことなく、大きな電源電流を該領域４０内の
各出カバソファ領域に供給することができる。これによ
り、その高駆動力量カバソファ領域３０は、大きなシン
ク電流が流れ込んでも十分に低い低論理レベルを確実に
維持することができるようになる。さらに、上記高駆動
力量カバソファ領域群４０内の電源配線６０の幅を広く
してその電流容量を強化することができるので、例えば
アルミニウムのエレクトロ・マイグレーションによる電
源配線の切断も防止できるようになる。
（１）複数の高駆動力出力端子を有する゛１′：導体集
積回路装置にあって、該半導体集積回路装置の周辺回路
が形成される部分に、高駆動力の出カバソファ領域だけ
が集合して形成される専用の高駆動刃出カバソファ領域
群を設けるとともに、この高駆動力出力バッファ領域群
の両側にそれぞれ電源用端子パッドを配置して、該高駆
動力出力バッファ領域群内の各バッファ領域の駆動電源
を他のバッファ領域を経ずに＆？電するようにしたこと
により、例えば表示素子あるいは別の基板に実装された
回路などを直接駆動できるような高駆動力を簡単に得る
ことができ、さらに、出カバソファから入力バッファに
対する電気的な干渉を軽減して誤動作の発生を少なくす
ることができる、という効果が得られる。
積回路装置にあって、該半導体集積回路装置の周辺回路
が形成される部分に、高駆動力の出カバソファ領域だけ
が集合して形成される専用の高駆動刃出カバソファ領域
群を設けるとともに、この高駆動力出力バッファ領域群
の両側にそれぞれ電源用端子パッドを配置して、該高駆
動力出力バッファ領域群内の各バッファ領域の駆動電源
を他のバッファ領域を経ずに＆？電するようにしたこと
により、例えば表示素子あるいは別の基板に実装された
回路などを直接駆動できるような高駆動力を簡単に得る
ことができ、さらに、出カバソファから入力バッファに
対する電気的な干渉を軽減して誤動作の発生を少なくす
ることができる、という効果が得られる。
（２）さらに、−に記高駆動刃出力バッファ領域群に布
線される配線の電流容量を選択的に大きくすることによ
り、バッファ領域に電源を供給するための共通電源配線
に局部的な大電流が流れることによる断線なども確実に
防止できる、という効果が得られる。
線される配線の電流容量を選択的に大きくすることによ
り、バッファ領域に電源を供給するための共通電源配線
に局部的な大電流が流れることによる断線なども確実に
防止できる、という効果が得られる。
以」二本発明によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は」二記実施例に限定さ
れるものではなく、その要旨を像脱しない範囲で種々変
更可能であることはいうまでもない。例えば上記高駆動
刃出カバソファ領域群は複数個所に分けて形成してもよ
い。
具体的に説明したが、この発明は」二記実施例に限定さ
れるものではなく、その要旨を像脱しない範囲で種々変
更可能であることはいうまでもない。例えば上記高駆動
刃出カバソファ領域群は複数個所に分けて形成してもよ
い。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマスタースライスと
して形成される半導体集積回路装置技術に適用した場合
について説明したが、それに限定されるものではなく、
例えば、シングルチップ・マイクロ・コンピュータなど
として構成される半導体集積回路装置技術などにも適用
できる。
をその背景となった利用分野であるマスタースライスと
して形成される半導体集積回路装置技術に適用した場合
について説明したが、それに限定されるものではなく、
例えば、シングルチップ・マイクロ・コンピュータなど
として構成される半導体集積回路装置技術などにも適用
できる。
第１図は、この発明による半導体集積回路装置の一実施
例を示す平面レイアウト図、 第２図は、高駆動人カバソファ領域の一例を示す平面レ
イアウト図、 第３図は、汎用の人出カバソファ領域の一例を示す平面
レイアウト図である。 １００・・・半導体集積回路装置、１０・内部回路部分
、２０・・・周辺回路部分、３０・・・高駆動力出力バ
ッファ領域、４０・・・高駆動力出力バッファ領域群、
５０・・・汎用人出カバソファ領域、ＰＯ・・・電源用
端子パッド、Ｖｃｃ・・電源、ＧＮＤ・・・接地電位。 Ｐｌ・・高駆動力出力用端子パッド、Ｐ２・・・汎用入
出力用端子パッド、ＬＯ・・電源用ボンディングワイヤ
ー、Ｌｌ・・・高駆動力出力用ボンディングワイヤー、
Ｐ２・・・汎用入出力用ボンディングワイヤー、３２ｎ
・・ｎ＋型ソース・ドレイン領域、３２ｐＰ＋型ソース
・ドレイン領域、３４・・・多結晶シリコンゲート、３
６ 出カバソファ回路、３８・・・入力バッファ回路、
Ｑｎ・ ｎチャンネルＭＯＳ電界効果トランジスタ、Ｑ
ｐ −ｐチャンネルＭＯ３電界効果トランジスタ。 第 ２ 図 第 ３ 図
例を示す平面レイアウト図、 第２図は、高駆動人カバソファ領域の一例を示す平面レ
イアウト図、 第３図は、汎用の人出カバソファ領域の一例を示す平面
レイアウト図である。 １００・・・半導体集積回路装置、１０・内部回路部分
、２０・・・周辺回路部分、３０・・・高駆動力出力バ
ッファ領域、４０・・・高駆動力出力バッファ領域群、
５０・・・汎用人出カバソファ領域、ＰＯ・・・電源用
端子パッド、Ｖｃｃ・・電源、ＧＮＤ・・・接地電位。 Ｐｌ・・高駆動力出力用端子パッド、Ｐ２・・・汎用入
出力用端子パッド、ＬＯ・・電源用ボンディングワイヤ
ー、Ｌｌ・・・高駆動力出力用ボンディングワイヤー、
Ｐ２・・・汎用入出力用ボンディングワイヤー、３２ｎ
・・ｎ＋型ソース・ドレイン領域、３２ｐＰ＋型ソース
・ドレイン領域、３４・・・多結晶シリコンゲート、３
６ 出カバソファ回路、３８・・・入力バッファ回路、
Ｑｎ・ ｎチャンネルＭＯＳ電界効果トランジスタ、Ｑ
ｐ −ｐチャンネルＭＯ３電界効果トランジスタ。 第 ２ 図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、複数の高駆動力出力端子を有する半導体集積回路装
置であって、該半導体集積回路装置の周辺回路が形成さ
れる部分に、高駆動力の出力バツファ域領だけが集合し
て形成される専用の高駆動刃出カバソファ領域群を設け
るとともに、この高駆動出カバソファ領域群の両側にそ
れぞれ電源用端子パッドを配置して、該高駆動刃出カバ
ソファ領域群内の各バッファ領域の駆動電源を他のバッ
ファ領域を経ずに給電するようにしたことを特徴とする
半導体集積回路装置。 ２、上記高駆動力出力バッファ領域群に布線される配線
の電流容量を選択的に大きくしたことを特徴とする特許
請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089427A JPS60234341A (ja) | 1984-05-07 | 1984-05-07 | 半導体集回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089427A JPS60234341A (ja) | 1984-05-07 | 1984-05-07 | 半導体集回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60234341A true JPS60234341A (ja) | 1985-11-21 |
Family
ID=13970359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59089427A Pending JPS60234341A (ja) | 1984-05-07 | 1984-05-07 | 半導体集回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60234341A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128544A (ja) * | 1985-11-29 | 1987-06-10 | Nec Corp | ゲ−トアレイ型半導体集積回路装置 |
| US5083181A (en) * | 1987-11-27 | 1992-01-21 | Hitachi, Ltd. | Semiconductor integrated circuit device and wiring method thereof |
| JPH08204162A (ja) * | 1987-02-24 | 1996-08-09 | Internatl Business Mach Corp <Ibm> | 論理チップ |
| US6130484A (en) * | 1997-07-17 | 2000-10-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6487682B2 (en) | 1991-09-18 | 2002-11-26 | Fujitsu Limited | Semiconductor integrated circuit |
-
1984
- 1984-05-07 JP JP59089427A patent/JPS60234341A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128544A (ja) * | 1985-11-29 | 1987-06-10 | Nec Corp | ゲ−トアレイ型半導体集積回路装置 |
| JPH08204162A (ja) * | 1987-02-24 | 1996-08-09 | Internatl Business Mach Corp <Ibm> | 論理チップ |
| US5083181A (en) * | 1987-11-27 | 1992-01-21 | Hitachi, Ltd. | Semiconductor integrated circuit device and wiring method thereof |
| US6487682B2 (en) | 1991-09-18 | 2002-11-26 | Fujitsu Limited | Semiconductor integrated circuit |
| US6130484A (en) * | 1997-07-17 | 2000-10-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
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