JPH08204162A - 論理チップ - Google Patents
論理チップInfo
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- JPH08204162A JPH08204162A JP7202939A JP20293995A JPH08204162A JP H08204162 A JPH08204162 A JP H08204162A JP 7202939 A JP7202939 A JP 7202939A JP 20293995 A JP20293995 A JP 20293995A JP H08204162 A JPH08204162 A JP H08204162A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/909—Macrocell arrays, e.g. gate arrays with variable size or configuration of cells
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【解決課題】同一の半導体チップ上に標準セル及びゲー
ト・アレイ・セルを有し、設計変更に迅速に対処し得る
能力を維持しつつ、最適の集積密度を実現できる論理チ
ツプを提供すること。 【解決手段】本発明の論理チツプは、半導体基板の中心
部分に複数の隣接する内部セル位置を有し、周辺部分に
複数の隣接する外部セル位置を有する。内部セル位置の
うちの選択されたセル位置に標準セル論理回路が配置さ
れ、残りの内部セル位置のうちの選択されたセル位置に
ゲート・アレイ・セル論理回路が配置される。また、外
部セル位置のうちの選択されたセル位置に標準セル入出
力回路が配置され、残りの外部セル位置のうちの選択さ
れたセル位置にゲート・アレイ・セル入出力回路が配置
される。半導体基板は、基板の周囲に沿って外部セル位
置を横切るように配置されたガード・リングをもつこと
ができる。
ト・アレイ・セルを有し、設計変更に迅速に対処し得る
能力を維持しつつ、最適の集積密度を実現できる論理チ
ツプを提供すること。 【解決手段】本発明の論理チツプは、半導体基板の中心
部分に複数の隣接する内部セル位置を有し、周辺部分に
複数の隣接する外部セル位置を有する。内部セル位置の
うちの選択されたセル位置に標準セル論理回路が配置さ
れ、残りの内部セル位置のうちの選択されたセル位置に
ゲート・アレイ・セル論理回路が配置される。また、外
部セル位置のうちの選択されたセル位置に標準セル入出
力回路が配置され、残りの外部セル位置のうちの選択さ
れたセル位置にゲート・アレイ・セル入出力回路が配置
される。半導体基板は、基板の周囲に沿って外部セル位
置を横切るように配置されたガード・リングをもつこと
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、同一の半導体基板
上に標準セル及びゲート・アレイ・セルを有し、設計変
更に迅速に対処し得る能力を維持しつつ最適の集積密度
で論理製品を実現できる論理チツプに関するものであ
る。
上に標準セル及びゲート・アレイ・セルを有し、設計変
更に迅速に対処し得る能力を維持しつつ最適の集積密度
で論理製品を実現できる論理チツプに関するものであ
る。
【０００２】
【従来の技術】従来より、半導体チップのセルとして、
アプリケーション特定集積回路（ＡＳＩＣ）とも呼ば
れ、設計者に多数の論理回路を単一または共通の超大規
模集積（ＶＬＳＩ）チップ上に配置することを可能とす
るために一般的に使用される２つの主要なセルの類があ
る。これらのセルの類またはタイプの１つは標準セルと
して知られ、これにおいては、ブック（ｂｏｏｋ）とも
呼ばれる各論理機能が、チップ上の予定の領域またはど
こかのセル境界上に配置され、他の機能、回路またはブ
ックに結線されるカスタム・デザイン回路として実施さ
れる。この標準セル技法においては、デバイスまたはト
ランジスタのサイズと回路のレイアウトが、集積密度と
性能特性がカスタム・デザイン・チップにほぼ匹敵する
ように各論理機能またはブックについて最適化される。
標準セルにおいては、ウェーハまたはチップのほとんど
あるいはすべての製造工程が各特定デザイン毎に個性化
（personalize）される。こうしてもしそのデザインに
何らかの変更がなされるべきときには、製造処理におけ
るあらゆる個性化工程につき新しいマスク全体が作成さ
れなくてはならず、製造処理は再度未加工の半導体、例
えばシリコン・ウェーハから開始しなくてはならない。
尚、標準セルについては、２３rd Design Automation C
onference, paper 414, pp. 736-743, 1986 の “ ＨＡ
ＰＰＩ：AChip Compiler Based On Double-Level-Metal
Technology ” と題する R. Putatundaによる論文、及
び Design Automation Conference, Las Vegas, NV,Jun
e 1982, pp. 163-169 の“ Philo, Ａ ＶＬＳＩ Desi
gn System ”と題する R. Donzeによる論文にかなり詳
細に論じられている。
アプリケーション特定集積回路（ＡＳＩＣ）とも呼ば
れ、設計者に多数の論理回路を単一または共通の超大規
模集積（ＶＬＳＩ）チップ上に配置することを可能とす
るために一般的に使用される２つの主要なセルの類があ
る。これらのセルの類またはタイプの１つは標準セルと
して知られ、これにおいては、ブック（ｂｏｏｋ）とも
呼ばれる各論理機能が、チップ上の予定の領域またはど
こかのセル境界上に配置され、他の機能、回路またはブ
ックに結線されるカスタム・デザイン回路として実施さ
れる。この標準セル技法においては、デバイスまたはト
ランジスタのサイズと回路のレイアウトが、集積密度と
性能特性がカスタム・デザイン・チップにほぼ匹敵する
ように各論理機能またはブックについて最適化される。
標準セルにおいては、ウェーハまたはチップのほとんど
あるいはすべての製造工程が各特定デザイン毎に個性化
（personalize）される。こうしてもしそのデザインに
何らかの変更がなされるべきときには、製造処理におけ
るあらゆる個性化工程につき新しいマスク全体が作成さ
れなくてはならず、製造処理は再度未加工の半導体、例
えばシリコン・ウェーハから開始しなくてはならない。
尚、標準セルについては、２３rd Design Automation C
onference, paper 414, pp. 736-743, 1986 の “ ＨＡ
ＰＰＩ：AChip Compiler Based On Double-Level-Metal
Technology ” と題する R. Putatundaによる論文、及
び Design Automation Conference, Las Vegas, NV,Jun
e 1982, pp. 163-169 の“ Philo, Ａ ＶＬＳＩ Desi
gn System ”と題する R. Donzeによる論文にかなり詳
細に論じられている。
【０００３】標準セルとは対照的に、ゲート・アレイ・
セルは、製造処理が、特定のデザインのためにゲート・
アレイ・セル中のデバイスまたはトランジスタを相互接
続する導電材料への第１の接点レベルに達するまでは個
性化されない。すなわち、ゲート・アレイ・チップは、
もし相補金属酸化半導体技術（ＣＭＯＳ）が使用される
なら、チップ表面上にセルとして配列されたＰチャネル
とＮチャネルのトランジスタの列を作製することによっ
て形成される。そして、チップのためにブックのライブ
ラリ中で利用可能な各々のディスクリートの論理機能毎
に、反転またはラッチなどの所望の機能を達成するよう
に単数または複数のセル内に配置されたデバイスまたは
トランジスタを相互接続する周知の方法で導電体の個別
性（personality）が画定される。ゲート・アレイ・チ
ップ上で実施された任意の論理機能は、同一の組のバッ
クグラウンド・デバイスまたはトランジスタを使用し、
もし回路に何らかの変更がなされるべきときは、相互接
続を再配置するために製造処理の最後の数工程、すなわ
ち導電体及び接点工程を変更しさえすればよい。ゲート
・アレイ・セル技法を使用することによって、最初のデ
ザインと後の変更をともに標準セル・デザインよりも迅
速且つ安価に行うことができるけれども、チップ性能と
集積密度は標準セルに比較して幾分劣ることは否めな
い。尚、ゲート・アレイ・セルについては、米国特許第
４４１２２３７号、米国特許第４５８９００７号及び本
出願人に係る１９８５年１２月２７日出願の米国特許出
願第８１４１２２号に詳細に論じられている。
セルは、製造処理が、特定のデザインのためにゲート・
アレイ・セル中のデバイスまたはトランジスタを相互接
続する導電材料への第１の接点レベルに達するまでは個
性化されない。すなわち、ゲート・アレイ・チップは、
もし相補金属酸化半導体技術（ＣＭＯＳ）が使用される
なら、チップ表面上にセルとして配列されたＰチャネル
とＮチャネルのトランジスタの列を作製することによっ
て形成される。そして、チップのためにブックのライブ
ラリ中で利用可能な各々のディスクリートの論理機能毎
に、反転またはラッチなどの所望の機能を達成するよう
に単数または複数のセル内に配置されたデバイスまたは
トランジスタを相互接続する周知の方法で導電体の個別
性（personality）が画定される。ゲート・アレイ・チ
ップ上で実施された任意の論理機能は、同一の組のバッ
クグラウンド・デバイスまたはトランジスタを使用し、
もし回路に何らかの変更がなされるべきときは、相互接
続を再配置するために製造処理の最後の数工程、すなわ
ち導電体及び接点工程を変更しさえすればよい。ゲート
・アレイ・セル技法を使用することによって、最初のデ
ザインと後の変更をともに標準セル・デザインよりも迅
速且つ安価に行うことができるけれども、チップ性能と
集積密度は標準セルに比較して幾分劣ることは否めな
い。尚、ゲート・アレイ・セルについては、米国特許第
４４１２２３７号、米国特許第４５８９００７号及び本
出願人に係る１９８５年１２月２７日出願の米国特許出
願第８１４１２２号に詳細に論じられている。
【０００４】標準セル・デザインにおいては、各ブック
または機能回路は、相互干渉を生じることなくライブラ
リの他のブックまたはメンバーに近接して配置すること
を許容する活性回路領域を規定する境界制限条件に従っ
てチップの表面上で、単数または複数のセル内にレイア
ウトされる。この境界制限条件は、チップを作製するた
めに使用される技術に依存する配置規則（ground rul
e）によって決定される。標準セル・チップにおいて
は、活性回路領域の間の領域は通常、ブック間に絶縁を
与えるべく厚い酸化物などの絶縁領域に変換される。一
方、ゲート・アレイ・セル・デザインにおいては、各ブ
ックがやはり、そのブックが実質的に単数または複数の
セル内に配置されたトランジスタに対する相互接続の自
由列にすぎない場合を除いてはチップの表面上で単数ま
たは複数のセル内にレイアウトされるか、しかし各ブッ
クは近傍あるいは隣接のブックまたは回路と相互干渉し
てはならない。ゲート・アレイは典型的には、隣接ブッ
クが相互に干渉するのを防止するため酸化物絶縁ではな
くゲートまたは電気的絶縁技術を用いる。ゲート絶縁技
術においては、隣接拡散ノードまたは領域を電気的に絶
縁するようにブックの一端でバックグラウンド・トラン
ジスタをターン・オフするための相互結線が各ブックに
設けられる。ゲート絶縁技術は、特定の回路のためにト
ランジスタを接続することのより大きい柔軟性をブック
の設計者に与えるがゆえに、隣接拡散ノードまたは領域
間に厚い酸化物絶縁領域を配置することによって得られ
る集積密度よりも高い集積密度を与えることが分かって
いる。尚、ゲートまたは電気的絶縁技術については、米
国特許第４５６２４５３号及び米国特許第４５７０１７
６号に記載されている。
または機能回路は、相互干渉を生じることなくライブラ
リの他のブックまたはメンバーに近接して配置すること
を許容する活性回路領域を規定する境界制限条件に従っ
てチップの表面上で、単数または複数のセル内にレイア
ウトされる。この境界制限条件は、チップを作製するた
めに使用される技術に依存する配置規則（ground rul
e）によって決定される。標準セル・チップにおいて
は、活性回路領域の間の領域は通常、ブック間に絶縁を
与えるべく厚い酸化物などの絶縁領域に変換される。一
方、ゲート・アレイ・セル・デザインにおいては、各ブ
ックがやはり、そのブックが実質的に単数または複数の
セル内に配置されたトランジスタに対する相互接続の自
由列にすぎない場合を除いてはチップの表面上で単数ま
たは複数のセル内にレイアウトされるか、しかし各ブッ
クは近傍あるいは隣接のブックまたは回路と相互干渉し
てはならない。ゲート・アレイは典型的には、隣接ブッ
クが相互に干渉するのを防止するため酸化物絶縁ではな
くゲートまたは電気的絶縁技術を用いる。ゲート絶縁技
術においては、隣接拡散ノードまたは領域を電気的に絶
縁するようにブックの一端でバックグラウンド・トラン
ジスタをターン・オフするための相互結線が各ブックに
設けられる。ゲート絶縁技術は、特定の回路のためにト
ランジスタを接続することのより大きい柔軟性をブック
の設計者に与えるがゆえに、隣接拡散ノードまたは領域
間に厚い酸化物絶縁領域を配置することによって得られ
る集積密度よりも高い集積密度を与えることが分かって
いる。尚、ゲートまたは電気的絶縁技術については、米
国特許第４５６２４５３号及び米国特許第４５７０１７
６号に記載されている。
【０００５】米国特許第４５１３３０７号においては、
バックグラウンド・トランジスタの利用率を改善するた
め２つの異なるセル・レイアウトを使用するＣＭＯＳゲ
ート・アレイが開示されている。このゲート・アレイ
は、異なるチャネル・タイプの２つの単一トランジスタ
・ゲートを各自が含むようなセルによって取り囲まれた
セル中に、３つの直列接続トランジスタの２つの組から
なる連続パターンを含む。
バックグラウンド・トランジスタの利用率を改善するた
め２つの異なるセル・レイアウトを使用するＣＭＯＳゲ
ート・アレイが開示されている。このゲート・アレイ
は、異なるチャネル・タイプの２つの単一トランジスタ
・ゲートを各自が含むようなセルによって取り囲まれた
セル中に、３つの直列接続トランジスタの２つの組から
なる連続パターンを含む。
【０００６】また、性能を改善し半導体回路の占有面積
を低減するために共通チップ上でセルまたは回路を混成
させることが特開昭６０−１７７６５０号公報に記載さ
れている。セルまたは回路の混成について開示する他の
文献として、ＩＥＥＥ １９８５ Custom Integrated
Circuit Conference, pp. 252-257 の R. Walkerらによ
る“ Structured Arrays−A New ＡＳＩＣ Concept Pro
vides the Best GatesArrays and Cell Custom ”と題
する論文、及び ＩＥＥＥ １９８６ Custom Integrate
d Circuits Conference, pp. 565-567 の K. Pierce ら
による“Configurable 6845 Megacell Incorporated Wi
th 2 UM ＣＭＯＳ Gate Array”と題する論文がある。
を低減するために共通チップ上でセルまたは回路を混成
させることが特開昭６０−１７７６５０号公報に記載さ
れている。セルまたは回路の混成について開示する他の
文献として、ＩＥＥＥ １９８５ Custom Integrated
Circuit Conference, pp. 252-257 の R. Walkerらによ
る“ Structured Arrays−A New ＡＳＩＣ Concept Pro
vides the Best GatesArrays and Cell Custom ”と題
する論文、及び ＩＥＥＥ １９８６ Custom Integrate
d Circuits Conference, pp. 565-567 の K. Pierce ら
による“Configurable 6845 Megacell Incorporated Wi
th 2 UM ＣＭＯＳ Gate Array”と題する論文がある。
【０００７】理解されるように、上述の文献で述べられ
ているどの集密論理チップも、設計及び製造にきわめて
複雑な処理を要する。そしてこれらの処理を支援するた
めには、相当な数の処理工程が自動化されコンピュータ
によって制御されたのであった。そのような論理チップ
の製造を支援するために使用されるいくつかの手続及び
装置が、Proceedings of the ＩＥＥＥ International
Conference on Computer Design, pp. 221-224, Octobe
r 7-10, 1985 の T. G. Matheson らによる“A Softwar
e Environment for Building Core-Microcomputer Comp
ilers ”と題する論文、及び Electronic design、pp.
135-142, December 12, 1985 の M. R. Burich による
“ Programming Language Makes Silicon Compilation
A Tailored Affair ”と題する論文に開示されている。
ているどの集密論理チップも、設計及び製造にきわめて
複雑な処理を要する。そしてこれらの処理を支援するた
めには、相当な数の処理工程が自動化されコンピュータ
によって制御されたのであった。そのような論理チップ
の製造を支援するために使用されるいくつかの手続及び
装置が、Proceedings of the ＩＥＥＥ International
Conference on Computer Design, pp. 221-224, Octobe
r 7-10, 1985 の T. G. Matheson らによる“A Softwar
e Environment for Building Core-Microcomputer Comp
ilers ”と題する論文、及び Electronic design、pp.
135-142, December 12, 1985 の M. R. Burich による
“ Programming Language Makes Silicon Compilation
A Tailored Affair ”と題する論文に開示されている。
【０００８】論理デザイン技術においては、標準セルに
可能な最大の回路密度とチップ表面の利用率を与えつ
つ、もとの標準セルをあまり変更することなく必要に応
じてチップの区画を迅速に変更することができることが
望ましい。
可能な最大の回路密度とチップ表面の利用率を与えつ
つ、もとの標準セルをあまり変更することなく必要に応
じてチップの区画を迅速に変更することができることが
望ましい。
【０００９】
【発明が解決しようとする課題】この発明の目的は、チ
ップ表面積の高い利用率と、高い集積密度と、高性能を
有し、なお且つハードウェア変更を迅速に行うことので
きる論理チップを提供することにある。
ップ表面積の高い利用率と、高い集積密度と、高性能を
有し、なお且つハードウェア変更を迅速に行うことので
きる論理チップを提供することにある。
【００１０】
【課題を解決するための手段】本発明の論理チツプは、
半導体基板上に隣接して配置された複数個のセル位置を
有する。前記セル位置のうちの選択されたセル位置に
は、複数の標準セル論理回路が形成される。残りのセル
位置のうちの選択されたセル位置には、複数のゲート・
アレイ・セル論理回路が形成される。標準セル論理回路
及びゲート・アレイ・セル論理回路は、標準セル論理回
路のうちの少くとも一部の標準セル論理回路がゲート・
アレイ・セル論理回路と隣接して配置されるように、同
じ論理チツプ上に混在して形成される。
半導体基板上に隣接して配置された複数個のセル位置を
有する。前記セル位置のうちの選択されたセル位置に
は、複数の標準セル論理回路が形成される。残りのセル
位置のうちの選択されたセル位置には、複数のゲート・
アレイ・セル論理回路が形成される。標準セル論理回路
及びゲート・アレイ・セル論理回路は、標準セル論理回
路のうちの少くとも一部の標準セル論理回路がゲート・
アレイ・セル論理回路と隣接して配置されるように、同
じ論理チツプ上に混在して形成される。
【００１１】好ましくは、半導体基板の中心部分に複数
の隣接する内部セル位置が形成され、周辺部分に複数の
隣接する外部セル位置が形成され、内部セル位置のうち
の選択されたセル位置に標準セル論理回路が配置され、
残りの内部セル位置のうちの選択されたセル位置にゲー
ト・アレイ・セル論理回路が配置される。また、外部セ
ル位置のうちの選択されたセル位置に標準セル入出力回
路が配置され、残りの外部セル位置のうちの選択された
セル位置にゲート・アレイ・セル入出力回路が配置され
る。半導体基板は、基板の周囲に沿って外部セル位置を
横切るように配置されたガード・リングをもつのが好ま
しく、入出力回路の一部の回路素子がガード・リングと
基板の外側端との間の領域に形成される。
の隣接する内部セル位置が形成され、周辺部分に複数の
隣接する外部セル位置が形成され、内部セル位置のうち
の選択されたセル位置に標準セル論理回路が配置され、
残りの内部セル位置のうちの選択されたセル位置にゲー
ト・アレイ・セル論理回路が配置される。また、外部セ
ル位置のうちの選択されたセル位置に標準セル入出力回
路が配置され、残りの外部セル位置のうちの選択された
セル位置にゲート・アレイ・セル入出力回路が配置され
る。半導体基板は、基板の周囲に沿って外部セル位置を
横切るように配置されたガード・リングをもつのが好ま
しく、入出力回路の一部の回路素子がガード・リングと
基板の外側端との間の領域に形成される。
【００１２】
【発明の実施の形態】図１を参照すると、ＣＭＯＳ技術
で論理回路を形成するための標準セル・チップ１０の平
面図が示されている。このチップは内部セル位置１２を
有し、そこには、ＮＡＮＤ、インバータ及びラッチなど
の論理回路が形成されている。チップはまた外部セル位
置１４をも有し、そこには入出力（Ｉ／Ｏ）回路が形成
されている。また、チップの周囲には、ＣＭＯＳ回路に
関連するラッチアップの問題を回避しまたは最小限にと
どめるために周知の方法でガード・リング１６が形成さ
れている。チップの好適な実施例においては、チップま
たは基板１０の本体がＰタイプ・シリコンから成り、ガ
ード・リング１６がＮタイプ不純物を含む。なお、セル
位置１２及び１４の文字Ｓはその位置に標準セル回路が
形成されていることを示し、セル位置１２及び１４の文
字Ｕは、標準セル・チップ１０に要求される特定の回路
の性質ゆえに不使用であるセル位置を示す。各内部セル
位置１２は、線１８によって画定される境界を有し、各
外部セル位置１４は、線２０によって画定される境界を
有する。なお、図示されていないが、外部セル位置１４
中の入出力（Ｉ／Ｏ）回路は、内部セル位置１２中に形
成された論理回路と相互接続されていることを理解され
たい。また、１つの内部セル位置２２を占有する特定の
論理回路については後で詳細に説明する。
で論理回路を形成するための標準セル・チップ１０の平
面図が示されている。このチップは内部セル位置１２を
有し、そこには、ＮＡＮＤ、インバータ及びラッチなど
の論理回路が形成されている。チップはまた外部セル位
置１４をも有し、そこには入出力（Ｉ／Ｏ）回路が形成
されている。また、チップの周囲には、ＣＭＯＳ回路に
関連するラッチアップの問題を回避しまたは最小限にと
どめるために周知の方法でガード・リング１６が形成さ
れている。チップの好適な実施例においては、チップま
たは基板１０の本体がＰタイプ・シリコンから成り、ガ
ード・リング１６がＮタイプ不純物を含む。なお、セル
位置１２及び１４の文字Ｓはその位置に標準セル回路が
形成されていることを示し、セル位置１２及び１４の文
字Ｕは、標準セル・チップ１０に要求される特定の回路
の性質ゆえに不使用であるセル位置を示す。各内部セル
位置１２は、線１８によって画定される境界を有し、各
外部セル位置１４は、線２０によって画定される境界を
有する。なお、図示されていないが、外部セル位置１４
中の入出力（Ｉ／Ｏ）回路は、内部セル位置１２中に形
成された論理回路と相互接続されていることを理解され
たい。また、１つの内部セル位置２２を占有する特定の
論理回路については後で詳細に説明する。
【００１３】図２には、例えば内部セル位置２２内にイ
ンバータ回路が配置されてなる標準セル回路の例がより
詳しく示されている。これにおいては、境界２４をもつ
活性回路領域が、他のセル位置に配置された他の論理サ
ービス末端（すなわち、論理サービス端子）に接続され
るように論理サービス末端（論理サービス端子）２６が
配置されている位置２２の上部を除く内部セル位置の境
界内に配置されている。セル位置境界１８と活性回路位
置境界２４の間には、チップ１０中に回路を形成するた
めに使用される技術に応じた所定の距離が置かれる。こ
の所与の距離は、確立された配置規則（ground rule）
の距離１／２であると考えることができる。図２におい
て見てとれるように、セル位置２２中のインバータは、
好適にはドープド・ポリシリコンからなるゲート電極２
８と、Ｎチャネル・トランジスタ３４を形成するＮ+ソ
ース領域３０及びＮ+ドレイン領域３２と、Ｐチャネル
・トランジスタ４０を形成するＰ型ソース領域３６及び
Ｐ型ドレイン領域３８を有する。金属セグメント４２
は、適当な電気的接続を形成するように設けられてい
る。
ンバータ回路が配置されてなる標準セル回路の例がより
詳しく示されている。これにおいては、境界２４をもつ
活性回路領域が、他のセル位置に配置された他の論理サ
ービス末端（すなわち、論理サービス端子）に接続され
るように論理サービス末端（論理サービス端子）２６が
配置されている位置２２の上部を除く内部セル位置の境
界内に配置されている。セル位置境界１８と活性回路位
置境界２４の間には、チップ１０中に回路を形成するた
めに使用される技術に応じた所定の距離が置かれる。こ
の所与の距離は、確立された配置規則（ground rule）
の距離１／２であると考えることができる。図２におい
て見てとれるように、セル位置２２中のインバータは、
好適にはドープド・ポリシリコンからなるゲート電極２
８と、Ｎチャネル・トランジスタ３４を形成するＮ+ソ
ース領域３０及びＮ+ドレイン領域３２と、Ｐチャネル
・トランジスタ４０を形成するＰ型ソース領域３６及び
Ｐ型ドレイン領域３８を有する。金属セグメント４２
は、適当な電気的接続を形成するように設けられてい
る。
【００１４】図３においては、前述の米国特許出願第８
１４１２２号に開示されているようなタイプのゲート・
アレイ・セルが図示されている。このゲート・アレイ・
セルは図１及び図２に参照番号１８で示されているセル
と形状及びサイズがほぼ等しい境界をもつため、同一の
参照番号１８で参照されている。このゲート・アレイ・
セル内に形成されているのは３つのＮチャネル電界効果
トランジスタと３つのＰチャネル電界効果トランジスタ
である。この３つのＮチャネル電界効果トランジスタは
それぞれドープド・ポリシリコン・ゲート電極４４Ａ、
４４Ｂ及び４４Ｃと、Ｎ+ソース／ドレイン拡散領域４
６Ａ、４６Ｂ、４６Ｃ及び４６Ｄを有し、３つのＰチャ
ネル・トランジスタはそれそれドープド・ポリシリコン
・ゲート電極４８Ａ、４８Ｂ及び４８Ｃと、Ｐタイプ・
ソース／ドレイン拡散領域５０Ａ、５０Ｂ、５０Ｃ及び
５０Ｄを有する。図３からは、拡散領域４６Ａ、４６
Ｄ、５０Ａ及び５０Ｄが、図３に示されているゲート・
アレイ・セルの垂直の端縁に沿う境界１８を越えて延出
していることが見てとれる。
１４１２２号に開示されているようなタイプのゲート・
アレイ・セルが図示されている。このゲート・アレイ・
セルは図１及び図２に参照番号１８で示されているセル
と形状及びサイズがほぼ等しい境界をもつため、同一の
参照番号１８で参照されている。このゲート・アレイ・
セル内に形成されているのは３つのＮチャネル電界効果
トランジスタと３つのＰチャネル電界効果トランジスタ
である。この３つのＮチャネル電界効果トランジスタは
それぞれドープド・ポリシリコン・ゲート電極４４Ａ、
４４Ｂ及び４４Ｃと、Ｎ+ソース／ドレイン拡散領域４
６Ａ、４６Ｂ、４６Ｃ及び４６Ｄを有し、３つのＰチャ
ネル・トランジスタはそれそれドープド・ポリシリコン
・ゲート電極４８Ａ、４８Ｂ及び４８Ｃと、Ｐタイプ・
ソース／ドレイン拡散領域５０Ａ、５０Ｂ、５０Ｃ及び
５０Ｄを有する。図３からは、拡散領域４６Ａ、４６
Ｄ、５０Ａ及び５０Ｄが、図３に示されているゲート・
アレイ・セルの垂直の端縁に沿う境界１８を越えて延出
していることが見てとれる。
【００１５】図４は、図３に類似するが、拡散領域４６
Ａ及び５０Ａと境界１８との間に、図２に示されている
境界１８を活性回路領域境界２４から離隔する所与の距
離と等しいかまたはそれより大きい距離のスペースを与
えるように境界１８が左にシフトされ、もって図４のゲ
ート・アレイ・セルの活性回路領域と境界１８の間に少
くとも配置規則の１／２の間隔が与えられてなるゲート
・アレイ・セル５４の図を示す。このとき、このゲート
・アレイ・セル５４の左隣りに標準セルが配置された場
合に、所与の距離の１／２の２倍である完全な配置規則
距離が標準セルの活性回路領域をゲート・アレイ・セル
５４の活性領域から分離することが見てとれる。その結
果、ゲート・アレイ・セル５４は、標準セル内に含まれ
ている回路機能に干渉することなく標準セルの右隣りに
配置することができる。さらにまた、図４に示されてい
るような境界をもつ別のゲート・アレイ・セルをゲート
・アレイ・セル５４の右側に隣接して配置して、任意の
長さのゲート・アレイ・セルの行を形成し、この行の最
も左のゲート・アレイ・セルに隣接して標準セルを配置
するようにすることができる。
Ａ及び５０Ａと境界１８との間に、図２に示されている
境界１８を活性回路領域境界２４から離隔する所与の距
離と等しいかまたはそれより大きい距離のスペースを与
えるように境界１８が左にシフトされ、もって図４のゲ
ート・アレイ・セルの活性回路領域と境界１８の間に少
くとも配置規則の１／２の間隔が与えられてなるゲート
・アレイ・セル５４の図を示す。このとき、このゲート
・アレイ・セル５４の左隣りに標準セルが配置された場
合に、所与の距離の１／２の２倍である完全な配置規則
距離が標準セルの活性回路領域をゲート・アレイ・セル
５４の活性領域から分離することが見てとれる。その結
果、ゲート・アレイ・セル５４は、標準セル内に含まれ
ている回路機能に干渉することなく標準セルの右隣りに
配置することができる。さらにまた、図４に示されてい
るような境界をもつ別のゲート・アレイ・セルをゲート
・アレイ・セル５４の右側に隣接して配置して、任意の
長さのゲート・アレイ・セルの行を形成し、この行の最
も左のゲート・アレイ・セルに隣接して標準セルを配置
するようにすることができる。
【００１６】図５は、図４に類似するが、右端のゲート
電極４４Ｃ及び４８Ｃと右端の拡散領域４６Ｄ及び５０
Ｄが除去されてなるゲート・アレイ・セル５６を示す。
こうして、図５のゲート・アレイ・セルは、ゲート電極
４４Ａ及び４４Ｂと、拡散領域４６Ａ、４６Ｂ及び４６
Ｃ’を有する２つのＮチャネル・トランジスタと、ゲー
ト電極４８Ａ及び４８Ｂと、拡散領域５０Ａ、５０Ｂ及
び５０Ｃ’を有する２つのＰチャネル・トランジスタを
境界１８内に配置されている。なお、右端の拡散領域４
６Ｃ’及び５０Ｃ’と境界１８の間の距離は、図２に関
連して境界１８と標準セルの活性回路領域の境界２４の
間に必要な距離として示された距離に少くとも等しくな
くてはならないことに注意されたい。従って、末端ゲー
ト・アレイ・セルと考えることができる図５のアレイ・
セル５６は、標準セル内に含まれている回路機能と干渉
することなくその標準セルに右端を隣接させて配置する
ことができることに任意されたい。図５の右端の拡散領
域４６Ｃ’及び５０Ｃ’は境界１８から所与の距離まで
延出し得るが、少くともそれに適当な電気的接触がなさ
れるだけの幅はなくてはならない。
電極４４Ｃ及び４８Ｃと右端の拡散領域４６Ｄ及び５０
Ｄが除去されてなるゲート・アレイ・セル５６を示す。
こうして、図５のゲート・アレイ・セルは、ゲート電極
４４Ａ及び４４Ｂと、拡散領域４６Ａ、４６Ｂ及び４６
Ｃ’を有する２つのＮチャネル・トランジスタと、ゲー
ト電極４８Ａ及び４８Ｂと、拡散領域５０Ａ、５０Ｂ及
び５０Ｃ’を有する２つのＰチャネル・トランジスタを
境界１８内に配置されている。なお、右端の拡散領域４
６Ｃ’及び５０Ｃ’と境界１８の間の距離は、図２に関
連して境界１８と標準セルの活性回路領域の境界２４の
間に必要な距離として示された距離に少くとも等しくな
くてはならないことに注意されたい。従って、末端ゲー
ト・アレイ・セルと考えることができる図５のアレイ・
セル５６は、標準セル内に含まれている回路機能と干渉
することなくその標準セルに右端を隣接させて配置する
ことができることに任意されたい。図５の右端の拡散領
域４６Ｃ’及び５０Ｃ’は境界１８から所与の距離まで
延出し得るが、少くともそれに適当な電気的接触がなさ
れるだけの幅はなくてはならない。
【００１７】図６は、共通のチップ上に標準セルとゲー
ト・アレイ・セルをコンパクトに混成配置した図であ
る。図６に示すセルの混成配置は図１及び図２に示した
標準セル２２と、図４のフル・ゲート・アレイ・セル５
４と、図５の端部ゲート・アレイ・セル５６と、標準セ
ル２２と類似のもう１つの標準セル５８を有する。図６
からは、標準セル２２とフル・ゲート・アレイ・セル５
４が活性回路領域を配置規則距離の分だけ互いに離隔さ
れ、末端ゲート・アレイ・セル５６及び標準セル５８も
また、配置規則距離の分だけ互いに離隔されるようにセ
ルの混成体がコンパクトに配列されていることが見てと
れる。標準セル２２または５８の論理サービス末端２６
は、必要に応じて、ゲート・アレイの論理サービス末端
６０のゲート・アレイ・セル５４及び５６中に形成され
た回路と相互接続してもよい。なお、図６に示す標準セ
ル２２及び５８と、ゲート・アレイ・セル５４及び５６
の混成体は、図１において参照番号２２、５４、５６及
び５８で示される内部セル位置に使用することができ
る。
ト・アレイ・セルをコンパクトに混成配置した図であ
る。図６に示すセルの混成配置は図１及び図２に示した
標準セル２２と、図４のフル・ゲート・アレイ・セル５
４と、図５の端部ゲート・アレイ・セル５６と、標準セ
ル２２と類似のもう１つの標準セル５８を有する。図６
からは、標準セル２２とフル・ゲート・アレイ・セル５
４が活性回路領域を配置規則距離の分だけ互いに離隔さ
れ、末端ゲート・アレイ・セル５６及び標準セル５８も
また、配置規則距離の分だけ互いに離隔されるようにセ
ルの混成体がコンパクトに配列されていることが見てと
れる。標準セル２２または５８の論理サービス末端２６
は、必要に応じて、ゲート・アレイの論理サービス末端
６０のゲート・アレイ・セル５４及び５６中に形成され
た回路と相互接続してもよい。なお、図６に示す標準セ
ル２２及び５８と、ゲート・アレイ・セル５４及び５６
の混成体は、図１において参照番号２２、５４、５６及
び５８で示される内部セル位置に使用することができ
る。
【００１８】本発明の教示に従い配列されたゲート・ア
レイ・セルと標準セルの互換性に鑑ると、標準セル・チ
ップは、図１において文字Ｓで示すようにすべての必要
な標準内部セル位置１２を用いて任意の慣用的な方法で
製造することができることが分かる。その後、図１にお
いて文字Ｕで示すような未充填即ち未占有の内部セル位
置１２にゲート・アレイ・セルのバックグラウンド・ト
ランジスタを与えることができる。そして、もし標準セ
ルの回路のテストの後変更が要望されるなら、ゲート・
アレイ・セル中に適当な回路を形成してそれらを必要に
応じて標準セル中の残りの回路に接続することにより、
標準セル回路の機能を置換することができる。こうし
て、回路の変更が標準セル・チップのデザインにおいて
要望されたとしても、標準セル・チップを完全に再設計
または再処理する必要はない。この変更は、処理の相互
接続レベルにおいて単に必要な接続を形成することによ
り単数または複数のゲート・アレイ・セルを使用するこ
とによって容易に行なうことができる。すなわち、本発
明の教示を採用することによって、きわめて複雑な論理
チップの開発における貴重な時間と費用が節約される。
レイ・セルと標準セルの互換性に鑑ると、標準セル・チ
ップは、図１において文字Ｓで示すようにすべての必要
な標準内部セル位置１２を用いて任意の慣用的な方法で
製造することができることが分かる。その後、図１にお
いて文字Ｕで示すような未充填即ち未占有の内部セル位
置１２にゲート・アレイ・セルのバックグラウンド・ト
ランジスタを与えることができる。そして、もし標準セ
ルの回路のテストの後変更が要望されるなら、ゲート・
アレイ・セル中に適当な回路を形成してそれらを必要に
応じて標準セル中の残りの回路に接続することにより、
標準セル回路の機能を置換することができる。こうし
て、回路の変更が標準セル・チップのデザインにおいて
要望されたとしても、標準セル・チップを完全に再設計
または再処理する必要はない。この変更は、処理の相互
接続レベルにおいて単に必要な接続を形成することによ
り単数または複数のゲート・アレイ・セルを使用するこ
とによって容易に行なうことができる。すなわち、本発
明の教示を採用することによって、きわめて複雑な論理
チップの開発における貴重な時間と費用が節約される。
【００１９】再び図１を参照すると、チップまたは基板
１０の本体に注入された少数キャリアを吸引するＮウェ
ルとして働くガード・リング１６が、入出力回路が形成
されている外部セル位置１４を貫通している。ガード・
リング１６は、直接外部回路に接続されるがゆえに外部
電圧の大きい擾乱にさらされる虞れのある入出力（Ｉ／
Ｏ）回路の最も外側のトランジスタのうちの２つを配置
するために、ガード・リング１６とチップ１０の外側端
（エッジ）の間に十分なスペースを与えるようにチップ
１０の外側端に関連して配置されている。チップ１０
は、初期的には標準セルＩ／Ｏ回路を収容するように設
計されているので、技も外側の２つのトランジスタは、
２つのＮチャネル・トランジスタ、または１つのＮチャ
ネル・トランジスタ及び１つのＰチャネル・トランジス
タのどちらでもよい。従って、図１の標準セル・ガード
リングはすべての外部セル位置においてチップ１０の端
から同一の距離に配置し得る。
１０の本体に注入された少数キャリアを吸引するＮウェ
ルとして働くガード・リング１６が、入出力回路が形成
されている外部セル位置１４を貫通している。ガード・
リング１６は、直接外部回路に接続されるがゆえに外部
電圧の大きい擾乱にさらされる虞れのある入出力（Ｉ／
Ｏ）回路の最も外側のトランジスタのうちの２つを配置
するために、ガード・リング１６とチップ１０の外側端
（エッジ）の間に十分なスペースを与えるようにチップ
１０の外側端に関連して配置されている。チップ１０
は、初期的には標準セルＩ／Ｏ回路を収容するように設
計されているので、技も外側の２つのトランジスタは、
２つのＮチャネル・トランジスタ、または１つのＮチャ
ネル・トランジスタ及び１つのＰチャネル・トランジス
タのどちらでもよい。従って、図１の標準セル・ガード
リングはすべての外部セル位置においてチップ１０の端
から同一の距離に配置し得る。
【００２０】しかし、外部セル位置のうちの１つまたは
それ以上が未使用である場合（文字Ｕで示した外部セル
位置参照）、これらの各外部セル位置に３個のトランジ
スタ、すなわち２個のＮチャネル・トランジスタと１個
のＰチャネル・トランジスタを収容するために、ガード
・リング１６とチップ１０の端の間に、ある領域または
スペースを設ける必要がある。このことは、入出力（Ｉ
／Ｏ）回路の２個の外側のトランジスタをゲート・アレ
イ・セル技術で形成し、Ｉ／Ｏ回路の残りのトランジス
タを、外側のセル位置の残りの領域に配置するような場
合に実施され得る。従って、未使用外部セル位置１４の
各々において、ガード・リングは図７に示すようにＵ形
のセグメント１６’を有し、これにより、第３のトラン
ジスタと、Ｐチャネル・トランジスタのためのＮウェル
とを収容するために、ガード・リングとチップ端の間に
追加的なスペースが与えられる。図７は、２つの標準セ
ルの外部セル位置６２及び６４と、それらの間に配置さ
れたゲート・アレイ・セルの外部セル位置６６及び６８
を示す。これら４つの位置６２、６４、６６及び６８は
図１のチップ１０中に示されている。
それ以上が未使用である場合（文字Ｕで示した外部セル
位置参照）、これらの各外部セル位置に３個のトランジ
スタ、すなわち２個のＮチャネル・トランジスタと１個
のＰチャネル・トランジスタを収容するために、ガード
・リング１６とチップ１０の端の間に、ある領域または
スペースを設ける必要がある。このことは、入出力（Ｉ
／Ｏ）回路の２個の外側のトランジスタをゲート・アレ
イ・セル技術で形成し、Ｉ／Ｏ回路の残りのトランジス
タを、外側のセル位置の残りの領域に配置するような場
合に実施され得る。従って、未使用外部セル位置１４の
各々において、ガード・リングは図７に示すようにＵ形
のセグメント１６’を有し、これにより、第３のトラン
ジスタと、Ｐチャネル・トランジスタのためのＮウェル
とを収容するために、ガード・リングとチップ端の間に
追加的なスペースが与えられる。図７は、２つの標準セ
ルの外部セル位置６２及び６４と、それらの間に配置さ
れたゲート・アレイ・セルの外部セル位置６６及び６８
を示す。これら４つの位置６２、６４、６６及び６８は
図１のチップ１０中に示されている。
【００２１】図８は、標準セル外部セル位置６２をより
詳細に示す。図８において、この外部セル位置６２が活
性回路領域２４’をもち、ガード・リング１６が活性回
路領域２４’を通過して外部セル位置６２の対向する境
界線２０の間に延びていることが見てとれる。図９は、
図７のゲート・アレイ・セル外部セル位置６６をより詳
細に示す。この図において、図９のガード・リング１
６’が活性領域２４’を貫通するのみならず、隣接外部
セル位置１４中のガード・リング・セグメントとの重な
りを保証するために対向する境界線２０を越えて延出し
ていることが見てとれる。また、他の標準セルまたはゲ
ート・アレイ・セルのどちらかを含む内部セル位置の他
の論理サービス末端と相互接続された他のセル位置中に
形成された入出力回路のために適当な論理サービス末端
（図示しない）もまた与えられている。
詳細に示す。図８において、この外部セル位置６２が活
性回路領域２４’をもち、ガード・リング１６が活性回
路領域２４’を通過して外部セル位置６２の対向する境
界線２０の間に延びていることが見てとれる。図９は、
図７のゲート・アレイ・セル外部セル位置６６をより詳
細に示す。この図において、図９のガード・リング１
６’が活性領域２４’を貫通するのみならず、隣接外部
セル位置１４中のガード・リング・セグメントとの重な
りを保証するために対向する境界線２０を越えて延出し
ていることが見てとれる。また、他の標準セルまたはゲ
ート・アレイ・セルのどちらかを含む内部セル位置の他
の論理サービス末端と相互接続された他のセル位置中に
形成された入出力回路のために適当な論理サービス末端
（図示しない）もまた与えられている。
【００２２】以上のとおり、共通半導体チップ上での標
準セルとゲート・アレイ・セルの混成のレイアウトが説
明された。さらに、上述のとおり、論理チップを形成す
るために設計システムが使用される。そこで、標準セル
とゲート・アレイの混成チップを作成するための設計シ
ステム・フローチャートについて次に説明する。
準セルとゲート・アレイ・セルの混成のレイアウトが説
明された。さらに、上述のとおり、論理チップを形成す
るために設計システムが使用される。そこで、標準セル
とゲート・アレイの混成チップを作成するための設計シ
ステム・フローチャートについて次に説明する。
【００２３】知られているように、設計システムは、ユ
ーザーによって入力された、実施すべき論理の記述から
始まる、チップのための最終マスク・データを作成する
ために必要なすべてのデータとソフトウェアを含む。設
計システムに含まれていなくてはならないいくつかの重
要な要素がある。これらのうちの第１のものは、図１に
示すようなチップ・イメージを記述するデータであり、
それには、論理ブックの配置またはチップ内部のマクロ
のためのセル位置のアレイと、入出力（Ｉ／Ｏ）回路の
配置のためのチップの周囲の異なる寸法のセルの列が含
まれる。設計システムが含まなくてはならない他の２つ
の要素はゲート・アレイと標準セルのライブラリの記述
である。ゲート・アレイ・ライブラリはライブラリ中の
各ブックの個性化データから成り、ここでこれらの個性
化は、ゲート・アレイ・バックグラウンド・セル中のデ
バイスを相互接続するように、導電体と接点レベル上で
のみ決定される。ゲート・アレイ・ブック個性化はチッ
プ・イメージ上の１つまたはそれ以上のセルを占有し得
る。対照的に、標準セル・ブック個性化は、処理のほと
んどまたはすべてのレベル上のデータを含むが、ゲート
・アレイ・ブックと同様に、イメージ上の１つまたはそ
れ以上のセルを占有し得る。
ーザーによって入力された、実施すべき論理の記述から
始まる、チップのための最終マスク・データを作成する
ために必要なすべてのデータとソフトウェアを含む。設
計システムに含まれていなくてはならないいくつかの重
要な要素がある。これらのうちの第１のものは、図１に
示すようなチップ・イメージを記述するデータであり、
それには、論理ブックの配置またはチップ内部のマクロ
のためのセル位置のアレイと、入出力（Ｉ／Ｏ）回路の
配置のためのチップの周囲の異なる寸法のセルの列が含
まれる。設計システムが含まなくてはならない他の２つ
の要素はゲート・アレイと標準セルのライブラリの記述
である。ゲート・アレイ・ライブラリはライブラリ中の
各ブックの個性化データから成り、ここでこれらの個性
化は、ゲート・アレイ・バックグラウンド・セル中のデ
バイスを相互接続するように、導電体と接点レベル上で
のみ決定される。ゲート・アレイ・ブック個性化はチッ
プ・イメージ上の１つまたはそれ以上のセルを占有し得
る。対照的に、標準セル・ブック個性化は、処理のほと
んどまたはすべてのレベル上のデータを含むが、ゲート
・アレイ・ブックと同様に、イメージ上の１つまたはそ
れ以上のセルを占有し得る。
【００２４】チップの設計を開始するために、設計シス
テムのユーザーは、標準セルまたはゲート・アレイ・ラ
イブラリのどちらかで利用可能な機能の間の相互接続を
記述する任意の既知の汎用論理記述言語でチップ上に配
置すべき論理を決定する。次に、自動位置決めルーチン
が、チップ・イメージ中に記述されたセル境界に従って
チップ・イメージ上のブックの最適配置を生成する。こ
の位置決めルーチンは、あるセルがまだ、以前に配置さ
れたブックによって占有されていないことを条件とし
て、チップ上のそのセルにゲート・アレイと標準アレイ
・セル・ブックを配置し得ることを仮定する。
テムのユーザーは、標準セルまたはゲート・アレイ・ラ
イブラリのどちらかで利用可能な機能の間の相互接続を
記述する任意の既知の汎用論理記述言語でチップ上に配
置すべき論理を決定する。次に、自動位置決めルーチン
が、チップ・イメージ中に記述されたセル境界に従って
チップ・イメージ上のブックの最適配置を生成する。こ
の位置決めルーチンは、あるセルがまだ、以前に配置さ
れたブックによって占有されていないことを条件とし
て、チップ上のそのセルにゲート・アレイと標準アレイ
・セル・ブックを配置し得ることを仮定する。
【００２５】標準セル・ブックがイメージ上に配置され
たとき、図１のＳで示されるように、それが占有するセ
ルが、その事実を表示するように識別される。ゲート・
アレイ個性化が配置されるべきセルはそのようにはマー
クされない。こうして、位置決めが完了した後、設計シ
ステム中の別のルーチンが、図１にＵで示されるような
マークされていないセルを識別し、それらの各々にゲー
ト・アレイ・バックグラウンドを配置する。このように
して、ゲート・アレイ・バックグラウンドは、予定のゲ
ート・アレイ個性をもつセル位置とすべての未使用セル
中に配置される。
たとき、図１のＳで示されるように、それが占有するセ
ルが、その事実を表示するように識別される。ゲート・
アレイ個性化が配置されるべきセルはそのようにはマー
クされない。こうして、位置決めが完了した後、設計シ
ステム中の別のルーチンが、図１にＵで示されるような
マークされていないセルを識別し、それらの各々にゲー
ト・アレイ・バックグラウンドを配置する。このように
して、ゲート・アレイ・バックグラウンドは、予定のゲ
ート・アレイ個性をもつセル位置とすべての未使用セル
中に配置される。
【００２６】ゲート・アレイ・バックグラウンド位置決
めルーチンは、まわりの標準セル・ブックの位置に応じ
て異なる２種類のバックグラウンド・セルを位置決めす
る。マークされていないセルを検索するときに、バック
グラウンド配置ルーチンが、その端部が、マークされた
セルとして識別される標準セル・ブック、またはセル列
の末端で終端されているそのようなセルの連続的な群を
識別する。そしてその群の左端から作用して、そのルー
チンは図４に示すゲート・アレイを、その群の右端を除
くすべてのセルに配置する。その右端のセルには、ルー
チンが、図５に示すような端部セルを配置する。この端
部セルは、その右に配置された標準セル・ブックによっ
て要求される境界条件を満たす。このバックグラウンド
配置ルーチンはまた、入出力（Ｉ／Ｏ）セル領域１４中
でも動作して、標準セル入出力（Ｉ／Ｏ）ブックの配置
によってまたマークされていない図１の領域１４のすべ
てのセルＵ中に、ゲート・アレイ入出力（Ｉ／Ｏ）セル
のためのバックグラウンドを配置する。Ｉ／Ｏ領域１４
においては、ルーチンはフル・セルと端部セルとを区別
する必要はない。このようにして、Ｉ／Ｏゲート・アレ
イ・バックグラウンドを、予定のゲート・アレイ個性を
もつＩ／Ｏセル位置及びすべての未使用セル中に配置す
ることができる。
めルーチンは、まわりの標準セル・ブックの位置に応じ
て異なる２種類のバックグラウンド・セルを位置決めす
る。マークされていないセルを検索するときに、バック
グラウンド配置ルーチンが、その端部が、マークされた
セルとして識別される標準セル・ブック、またはセル列
の末端で終端されているそのようなセルの連続的な群を
識別する。そしてその群の左端から作用して、そのルー
チンは図４に示すゲート・アレイを、その群の右端を除
くすべてのセルに配置する。その右端のセルには、ルー
チンが、図５に示すような端部セルを配置する。この端
部セルは、その右に配置された標準セル・ブックによっ
て要求される境界条件を満たす。このバックグラウンド
配置ルーチンはまた、入出力（Ｉ／Ｏ）セル領域１４中
でも動作して、標準セル入出力（Ｉ／Ｏ）ブックの配置
によってまたマークされていない図１の領域１４のすべ
てのセルＵ中に、ゲート・アレイ入出力（Ｉ／Ｏ）セル
のためのバックグラウンドを配置する。Ｉ／Ｏ領域１４
においては、ルーチンはフル・セルと端部セルとを区別
する必要はない。このようにして、Ｉ／Ｏゲート・アレ
イ・バックグラウンドを、予定のゲート・アレイ個性を
もつＩ／Ｏセル位置及びすべての未使用セル中に配置す
ることができる。
【００２７】しかし、この時点で、入出力（Ｉ／Ｏ）領
域１４中のバックグラウンド形状を操作するために別の
ルーチンが実行される。チップの周囲に図１のガード・
リング１６を要するＩ／Ｏ回路は、Ｉ／Ｏ回路の出力デ
バイスを、ラッチアップからの保護のためチップの内部
デバイスから分離する。このガード・リング１６は、標
準セルＩ／Ｏ回路のレイアウト条件と整合するように、
チップ・イメージ中に設けられる。この操作ルーチン
は、標準セル個性を含むものとしてマークされた入出力
（Ｉ／Ｏ）セルを探して、それらをそのままにしてお
く。しかし、図１のＵのようなマークされていないセル
においては、操作ルーチンがもとのガード・リング形状
を除去して、それを図９に示されたゲート・アレイ・バ
ックグラウンド中に含まれる変更された形状１６’と置
き換える。この形状は、前述のように、ガード・リング
１６’とチップ１０の端の間の出力デバイス領域に配置
すべき追加のデバイスのためのスペースを用意するよう
に変更されている。
域１４中のバックグラウンド形状を操作するために別の
ルーチンが実行される。チップの周囲に図１のガード・
リング１６を要するＩ／Ｏ回路は、Ｉ／Ｏ回路の出力デ
バイスを、ラッチアップからの保護のためチップの内部
デバイスから分離する。このガード・リング１６は、標
準セルＩ／Ｏ回路のレイアウト条件と整合するように、
チップ・イメージ中に設けられる。この操作ルーチン
は、標準セル個性を含むものとしてマークされた入出力
（Ｉ／Ｏ）セルを探して、それらをそのままにしてお
く。しかし、図１のＵのようなマークされていないセル
においては、操作ルーチンがもとのガード・リング形状
を除去して、それを図９に示されたゲート・アレイ・バ
ックグラウンド中に含まれる変更された形状１６’と置
き換える。この形状は、前述のように、ガード・リング
１６’とチップ１０の端の間の出力デバイス領域に配置
すべき追加のデバイスのためのスペースを用意するよう
に変更されている。
【００２８】チップのデバイス構築レベルを決定するた
めに必要なすべてのバックグラウンド形状を配置してし
まうと、設計システムは次に、配置されたすべてのブッ
クの配置情報を後で参照するために記憶し、マスク生成
の処理における線レベルのいわゆる先端のためのデータ
を用意する。マスクはこのデータから作成され、このと
きウェーハの処理のために使用可能となる。
めに必要なすべてのバックグラウンド形状を配置してし
まうと、設計システムは次に、配置されたすべてのブッ
クの配置情報を後で参照するために記憶し、マスク生成
の処理における線レベルのいわゆる先端のためのデータ
を用意する。マスクはこのデータから作成され、このと
きウェーハの処理のために使用可能となる。
【００２９】この時点で論理設計者は、必要または希望
に応じて、ゲート・アレイ・ライブラリのみからの機能
を使用することによって、チップ上に配置すべき更なる
論理ブック及びマクロを決定することができる。これら
の機能は、使用された上述の論理記述に追加される。論
理設計が完了すると、設計者は第２のフェーズの配置を
入力して、以前の工程から記憶された配置データにデー
タを追加する。この新しいブックは、未使用セルが利用
可能であるイメージの場所上に配置されて、ゲート・ア
レイ・バックグラウンド配置ルーチンが、これらのセル
がゲート・アレイ・バックグラウンドを含むことを保証
したことを知る。
に応じて、ゲート・アレイ・ライブラリのみからの機能
を使用することによって、チップ上に配置すべき更なる
論理ブック及びマクロを決定することができる。これら
の機能は、使用された上述の論理記述に追加される。論
理設計が完了すると、設計者は第２のフェーズの配置を
入力して、以前の工程から記憶された配置データにデー
タを追加する。この新しいブックは、未使用セルが利用
可能であるイメージの場所上に配置されて、ゲート・ア
レイ・バックグラウンド配置ルーチンが、これらのセル
がゲート・アレイ・バックグラウンドを含むことを保証
したことを知る。
【００３０】第２のバスの後一たんすべてのブックが配
置されると、他のブックの図６の参照番号６０のような
論理サービス末端に図２の参照番号２６のような論理サ
ービス末端を接続するためにイメージ中の大域結線を使
用して、論理記述に従ってすべてのブックを接続する結
線ルーチンが使用される。この結線データは、マスクを
いわゆる製造ラインのバックエンド（ｂａｃｋ ｅｎ
ｄ）で使用するためのデータを形成するために標準セル
・ブックからのゲート・アレイ個性化データと接続及び
導電体レベルと組合わされる。これらのマスクは生成さ
れて、ウェーハの処理を完了するために製造ラインに送
られる。この時点で、後の設計変更を要するなら、チッ
プ配置及び結線からのすべてのデータも使用のために記
憶される。
置されると、他のブックの図６の参照番号６０のような
論理サービス末端に図２の参照番号２６のような論理サ
ービス末端を接続するためにイメージ中の大域結線を使
用して、論理記述に従ってすべてのブックを接続する結
線ルーチンが使用される。この結線データは、マスクを
いわゆる製造ラインのバックエンド（ｂａｃｋ ｅｎ
ｄ）で使用するためのデータを形成するために標準セル
・ブックからのゲート・アレイ個性化データと接続及び
導電体レベルと組合わされる。これらのマスクは生成さ
れて、ウェーハの処理を完了するために製造ラインに送
られる。この時点で、後の設計変更を要するなら、チッ
プ配置及び結線からのすべてのデータも使用のために記
憶される。
【００３１】設計変更は、標準セル機能を解除するかま
たはゲート・アレイのみのブックを追加することによ
り、前に使用されたゲート・アレイ機能を削除すること
によって行なわれる。ゲート・アレイ・ブックがデザイ
ンから削除されるとき、そのブックが削除されたセル
は、未使用セルとして利用可能になる。
たはゲート・アレイのみのブックを追加することによ
り、前に使用されたゲート・アレイ機能を削除すること
によって行なわれる。ゲート・アレイ・ブックがデザイ
ンから削除されるとき、そのブックが削除されたセル
は、未使用セルとして利用可能になる。
【００３２】解除されるべき標準セル・ブックに対し
て、設計システムが配置及び結線情報を再呼出しし、そ
の論理サービス末端（ＬＳＴ）に接続されている結線を
除去し、それらをタイ・アップ（ｔｉｅ−ｕｐ）及びタ
イ・ダウン（ｔｉｅ‐ｄｏｗｎ）ブックを用いて適当な
論理レベルに接続することによってそのＬＳＴを無効化
することによりそのブックを解除する。タイ・アップ・
ブックは論理高値または論理“１”値に接続されたＬＳ
Ｔを与え、タイ・ダウン・ブックは論理低値または論
理。“０”値に接続された同様のＬＳＴを与える。除去
されたブック上の出力ＬＳＴは無視されるかまたは何の
論理機能も実行しないロード・ブック上に接続される。
タイ・アップ、タイ・ダウン及びロード・ブックはすべ
てゲート・アレイ機能であり、従って以前に未占有であ
ったセル中のデザインの第２のパス中で使用することが
できる。
て、設計システムが配置及び結線情報を再呼出しし、そ
の論理サービス末端（ＬＳＴ）に接続されている結線を
除去し、それらをタイ・アップ（ｔｉｅ−ｕｐ）及びタ
イ・ダウン（ｔｉｅ‐ｄｏｗｎ）ブックを用いて適当な
論理レベルに接続することによってそのＬＳＴを無効化
することによりそのブックを解除する。タイ・アップ・
ブックは論理高値または論理“１”値に接続されたＬＳ
Ｔを与え、タイ・ダウン・ブックは論理低値または論
理。“０”値に接続された同様のＬＳＴを与える。除去
されたブック上の出力ＬＳＴは無視されるかまたは何の
論理機能も実行しないロード・ブック上に接続される。
タイ・アップ、タイ・ダウン及びロード・ブックはすべ
てゲート・アレイ機能であり、従って以前に未占有であ
ったセル中のデザインの第２のパス中で使用することが
できる。
【００３３】ゲート・アレイ・ブックがデザインに追加
されるとき、それは、ゲート・アレイ・バックグラウン
ドが既に存在していると知られている箇所にある任意の
前に未使用のセル中に配置される。そのブックはまた、
大域結線ルーチンを用いて、デザイン中に自動的に結線
される。
されるとき、それは、ゲート・アレイ・バックグラウン
ドが既に存在していると知られている箇所にある任意の
前に未使用のセル中に配置される。そのブックはまた、
大域結線ルーチンを用いて、デザイン中に自動的に結線
される。
【００３４】デザインに対する変更を完了すると、設計
者は、変更されたチップを作成するために、線マスクの
バック・エンドのみからなる新しいセットを生成する。
者は、変更されたチップを作成するために、線マスクの
バック・エンドのみからなる新しいセットを生成する。
【００３５】上述の設計の流れに整合し、設計システム
のユーザーに利用可能ないくつかの設計オプションがあ
る。これらのうちの第１のものは、チップ論理を決定す
る際に標準セル機能のみが使用される標準セルのみのデ
ザインである。この例では、ユーザーに透過的であるゲ
ート・アレイ・バックグラウンド配置ルーチンが依然と
して採用されており、従ってデザインに対する修正を、
上述の方法を使用して後で行なうことができる。このデ
ザインでは、ゲート・アレイ・ブックに対する第２のパ
スの配置は使用されず、その代わりに、ライン・マスク
のフロント・エンド（ｆｒｏｎｔ ｅｎｄ）及びライン
・マスクのバック・エンドが併せて提出される。
のユーザーに利用可能ないくつかの設計オプションがあ
る。これらのうちの第１のものは、チップ論理を決定す
る際に標準セル機能のみが使用される標準セルのみのデ
ザインである。この例では、ユーザーに透過的であるゲ
ート・アレイ・バックグラウンド配置ルーチンが依然と
して採用されており、従ってデザインに対する修正を、
上述の方法を使用して後で行なうことができる。このデ
ザインでは、ゲート・アレイ・ブックに対する第２のパ
スの配置は使用されず、その代わりに、ライン・マスク
のフロント・エンド（ｆｒｏｎｔ ｅｎｄ）及びライン
・マスクのバック・エンドが併せて提出される。
【００３６】設計者に利用可能な第２のオプションは、
ゲート・アレイ機能のみが使用されるゲート・アレイの
みのチップである。この場合、どのセルも標準セル・ブ
ックによってマークされず、従ってすべてのセルはゲー
ト・アレイ・バックグラウンドを受け入れるライン・マ
スクのフロント・エンドの標準的な組はこのタイプのデ
ザインとして前もって提出されており、ライン・マスク
のバック・エンドのみが、ゲート・アレイ・デザインの
場合に通常であるように個性化される。
ゲート・アレイ機能のみが使用されるゲート・アレイの
みのチップである。この場合、どのセルも標準セル・ブ
ックによってマークされず、従ってすべてのセルはゲー
ト・アレイ・バックグラウンドを受け入れるライン・マ
スクのフロント・エンドの標準的な組はこのタイプのデ
ザインとして前もって提出されており、ライン・マスク
のバック・エンドのみが、ゲート・アレイ・デザインの
場合に通常であるように個性化される。
【００３７】使用することのできる第３の設計オプショ
ンは、標準セルのみのブックまたはマクロがデザインの
第１のパスに対して決定され、ライン・マスクのフロン
ト・エンドがその配置を反映するように提出される場合
である。これにおいては論理デザインが次にゲート・ア
レイのみの機能を用いて完成され、これによりライン・
レベルのフロント・エンドが処理されている少し後にラ
イン・マスクのバック・エンドが提出されるのを可能な
らしめる。このオプションは設計者に、チップ集積密度
と、性能及び論理デザイン補修時間についての最大の柔
軟性を与えるものである。というのは、設計者は、チッ
プの重要な部分では最大の集積密度と性能を与えるよう
に標準セル・マクロを使用し、一方でデザインの残りの
部分ではゲート・アレイの補修時間を維持するようにす
ることができるからである。
ンは、標準セルのみのブックまたはマクロがデザインの
第１のパスに対して決定され、ライン・マスクのフロン
ト・エンドがその配置を反映するように提出される場合
である。これにおいては論理デザインが次にゲート・ア
レイのみの機能を用いて完成され、これによりライン・
レベルのフロント・エンドが処理されている少し後にラ
イン・マスクのバック・エンドが提出されるのを可能な
らしめる。このオプションは設計者に、チップ集積密度
と、性能及び論理デザイン補修時間についての最大の柔
軟性を与えるものである。というのは、設計者は、チッ
プの重要な部分では最大の集積密度と性能を与えるよう
に標準セル・マクロを使用し、一方でデザインの残りの
部分ではゲート・アレイの補修時間を維持するようにす
ることができるからである。
【００３８】尚、図４のフル・ゲート・アレイ・セルは
３対のＣＭＯＳデバイスを含んでいるけれども、もし望
むなら、そのセルがより多い、あるいはより少ない対の
デバイスを含むようにしてもよい。また、図５及び図６
に示す端部セルは、ゲート・アレイ・セルの右端に配置
されるものとして開示されているか、もちろん、その列
はすべて、フル・ゲート・アレイ・セルを含み、図５の
セルが列の左端に配置され、フル及び端部ゲート・アレ
イ・セルがそれぞれ図４及び図５に示すゲート・アレイ
・セルの鏡像であるように設計されてもよい。
３対のＣＭＯＳデバイスを含んでいるけれども、もし望
むなら、そのセルがより多い、あるいはより少ない対の
デバイスを含むようにしてもよい。また、図５及び図６
に示す端部セルは、ゲート・アレイ・セルの右端に配置
されるものとして開示されているか、もちろん、その列
はすべて、フル・ゲート・アレイ・セルを含み、図５の
セルが列の左端に配置され、フル及び端部ゲート・アレ
イ・セルがそれぞれ図４及び図５に示すゲート・アレイ
・セルの鏡像であるように設計されてもよい。
【００３９】さらに、標準セルとゲート・アレイ・セル
が混成されるものとして開示されているけれども、ゲー
ト・アレイ・セルと同様に１つのセル境界から対向セル
境界へ至る活性回路領域を通常含むそのような所与のセ
ルの一端にあるフル・セルがその境界とその活性回路領
域の間に配置規則スペースの１／２のスペースを与える
ようにその境界をシフトされており、その境界と、その
一端とは反対側のセルの列の端に配置されている端部セ
ルの活性回路領域の間に配置規則スペースの１／２のス
ペースが設けられている限り、本発明の教示に従い共通
半導体基板またはチップ上にセルまたはマクロの任意の
組み合わせを混成し得ることを理解されたい。
が混成されるものとして開示されているけれども、ゲー
ト・アレイ・セルと同様に１つのセル境界から対向セル
境界へ至る活性回路領域を通常含むそのような所与のセ
ルの一端にあるフル・セルがその境界とその活性回路領
域の間に配置規則スペースの１／２のスペースを与える
ようにその境界をシフトされており、その境界と、その
一端とは反対側のセルの列の端に配置されている端部セ
ルの活性回路領域の間に配置規則スペースの１／２のス
ペースが設けられている限り、本発明の教示に従い共通
半導体基板またはチップ上にセルまたはマクロの任意の
組み合わせを混成し得ることを理解されたい。
【００４０】また、本発明は、行または列のみならず他
の任意のセルの直接配列に適用し得るものであることに
留意されたい。
の任意のセルの直接配列に適用し得るものであることに
留意されたい。
【００４１】Ｆ．発明の効果 以上述べたように、この発明によれば、標準セルとゲー
ト・アレイ・セルとを共通チップ上で混成配置させるこ
とにより、チップ表面の集積密度とデバイスの性能を損
うことなくハードウェア変更の柔軟性を与えることがで
きる。
ト・アレイ・セルとを共通チップ上で混成配置させるこ
とにより、チップ表面の集積密度とデバイスの性能を損
うことなくハードウェア変更の柔軟性を与えることがで
きる。
【図１】標準セルを収容する半導体チップの表面を図式
的に示す平面図、
的に示す平面図、
【図２】図１の標準セルの拡大平面図、
【図３】慣用的な境界をもつ従来技術のゲート・アレイ
・セルの平面図、
・セルの平面図、
【図４】本発明に従う境界をもつフル・ゲート・アレイ
・セルの平面図、
・セルの平面図、
【図５】本発明に従う境界をもつ端部ゲートアレイ・セ
ルの平面図、
ルの平面図、
【図６】標準セルとゲート・アレイ・セルの混成配置を
示す平面図、
示す平面図、
【図７】本発明に従い配置された標準セルとゲート・ア
レイ・セルのＩ／Ｏ回路位置の混成配置 を示す図、
レイ・セルのＩ／Ｏ回路位置の混成配置 を示す図、
【図８】１つの標準セルＩ／Ｏ回路位置をあらわすより
詳細な平面図、
詳細な平面図、
【図９】１つのゲート・アレイ・セルＩ／Ｏ回路位置を
あらわすより詳細な平面図である。 １０・・・チップ １２・・・内部セル位置 １４・・・外部セル位置 １６・・・ガード・リング。
あらわすより詳細な平面図である。 １０・・・チップ １２・・・内部セル位置 １４・・・外部セル位置 １６・・・ガード・リング。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ａ (72)発明者 ダグラス・ウエイン・ケメラー アメリカ合衆国ヴァーモント州エシクス・ ジャンクション、マーガレット・ストリー ト６番地 (72)発明者 ランス・アラン・マクアリスター アメリカ合衆国ヴァーモント州ウイリスト ン、サンダウン・ドライブ12番地 (72)発明者 ロナルド・アラン・パイロ アメリカ合衆国ヴァーモント州サウス・バ ーリントン、125ケネディ・ドライブ、ジ ョージタウン・コンドミニアムス２番地 (72)発明者 ガイ・レイモンド・リチャードソン アメリカ合衆国ヴァーモント州ミルトン、 コブル・ヒル・ロード87番地 (72)発明者 デボラ・アン・ウエルバーン アメリカ合衆国ヴァーモント州コルチェス ター、ケロッグ・ロード、オーク・テラ ス・アパートメント２デイ番地
Claims (3)
- 【請求項１】（ａ）隣接して配置された複数個のセル位
置を有する半導体基板と、（ｂ）前記セル位置のうちの
選択されたセル位置に形成された複数の標準セル論理回
路と、（ｃ）残りのセル位置のうちの選択されたセル位
置に形成された複数のゲート・アレイ・セル論理回路と
を有し、前記標準セル論理回路のうちの少くとも一部の
標準セル論理回路が前記ゲート・アレイ・セル論理回路
と隣接して配置されるように、前記標準セル論理回路及
び前記ゲート・アレイ・セル論理回路が混在して形成さ
れている、 論理チツプ。 - 【請求項２】（ａ）中心部分に複数の隣接する内部セル
位置を有し、周辺部分に複数の隣接する外部セル位置を
有する半導体基板と、（ｂ）前記内部セル位置のうちの
選択されたセル位置に配置された標準セル論理回路と、
（ｃ）残りの内部セル位置のうちの選択されたセル位置
に配置されたゲート・アレイ・セル論理回路と、（ｄ）
前記外部セル位置のうちの選択されたセル位置に配置さ
れた標準セル入出力回路と、（ｅ）残りの外部セル位置
のうちの選択されたセル位置に配置されたゲート・アレ
イ・セル入出力回路とを有する、 論理チップ。 - 【請求項３】（ａ）中心部分に複数の隣接する内部セル
位置を有し、周辺部分に複数の隣接する外部セル位置を
有する半導体基板と、（ｂ）前記内部セル位置のうちの
選択されたセル位置に配置された標準セル論理回路と、
（ｃ）残りの内部セル位置のうちの選択されたセル位置
に配置されたゲート・アレイ・セル論理回路と、（ｄ）
前記外部セル位置のうちの選択されたセル位置に配置さ
れた標準セル入出力回路と、（ｅ）残りの外部セル位置
のうちの選択されたセル位置に配置されたゲート・アレ
イ・セル入出力回路と、（ｆ）前記基板の周囲に沿って
前記外部セル位置を横切るように配置されたガード・リ
ングとを有し、前記入出力回路の一部の回路素子が前記
ガード・リングと前記基板の外側端との間に形成されて
いる、 論理チップ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/018,239 US4786613A (en) | 1987-02-24 | 1987-02-24 | Method of combining gate array and standard cell circuits on a common semiconductor chip |
| US018239 | 1987-02-24 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62319139A Division JPH0821701B2 (ja) | 1987-02-24 | 1987-12-18 | 論理チップの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204162A true JPH08204162A (ja) | 1996-08-09 |
| JP3213711B2 JP3213711B2 (ja) | 2001-10-02 |
Family
ID=21786931
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62319139A Expired - Lifetime JPH0821701B2 (ja) | 1987-02-24 | 1987-12-18 | 論理チップの製造方法 |
| JP20293995A Expired - Lifetime JP3213711B2 (ja) | 1987-02-24 | 1995-08-09 | 論理チップ |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62319139A Expired - Lifetime JPH0821701B2 (ja) | 1987-02-24 | 1987-12-18 | 論理チップの製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4786613A (ja) |
| EP (1) | EP0283655B1 (ja) |
| JP (2) | JPH0821701B2 (ja) |
| BR (1) | BR8800754A (ja) |
| CA (1) | CA1290076C (ja) |
| DE (1) | DE3872737T2 (ja) |
| ES (1) | ES2033346T3 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5051917A (en) * | 1987-02-24 | 1991-09-24 | International Business Machines Corporation | Method of combining gate array and standard cell circuits on a common semiconductor chip |
| US4831725A (en) * | 1988-06-10 | 1989-05-23 | International Business Machines Corporation | Global wiring by removal of redundant paths |
| JPH02278848A (ja) * | 1989-04-20 | 1990-11-15 | Nec Corp | 集積回路装置 |
| US5015600A (en) * | 1990-01-25 | 1991-05-14 | Northern Telecom Limited | Method for making integrated circuits |
| JP3027990B2 (ja) * | 1991-03-18 | 2000-04-04 | 富士通株式会社 | 半導体装置の製造方法 |
| WO1993012540A1 (en) * | 1991-12-10 | 1993-06-24 | Vlsi Technology, Inc. | Integrated circuit with variable pad pitch |
| JPH08316331A (ja) * | 1995-03-15 | 1996-11-29 | Toshiba Corp | 半導体集積回路及びその設計方法 |
| FR2741475B1 (fr) * | 1995-11-17 | 2000-05-12 | Commissariat Energie Atomique | Procede de fabrication d'un dispositif de micro-electronique comportant sur un substrat une pluralite d'elements interconnectes |
| TW392307B (en) * | 1998-01-13 | 2000-06-01 | Mitsubishi Electric Corp | A method of the manufacture and the setup of the semiconductor apparatus |
| US6532581B1 (en) | 1998-07-03 | 2003-03-11 | Matsushita Electric Industrial Co., Ltd. | Method for designing layout of semiconductor device, storage medium having stored thereon program for executing the layout designing method, and semiconductor device |
| TW519748B (en) * | 2001-12-26 | 2003-02-01 | Faraday Tech Corp | Semiconductor device with substrate-triggered ESD protection |
| JP2004007472A (ja) * | 2002-03-22 | 2004-01-08 | Toshiba Corp | 半導体集積回路、データ転送システム、及びデータ転送方法 |
| JP2004221231A (ja) * | 2003-01-14 | 2004-08-05 | Nec Electronics Corp | レイアウトパターン生成のための装置と方法、及びそれを用いた半導体装置の製造方法 |
| US7095063B2 (en) * | 2003-05-07 | 2006-08-22 | International Business Machines Corporation | Multiple supply gate array backfill structure |
| DE102004038063A1 (de) * | 2004-07-30 | 2006-03-23 | Infineon Technologies Ag | Verfahren zur Herstellung einer Standardzellenanordnung und eine Vorrichtung zur Durchführung des Verfahrens |
| JP2012064854A (ja) * | 2010-09-17 | 2012-03-29 | Toshiba Corp | 半導体装置 |
| US20210200927A1 (en) * | 2019-12-31 | 2021-07-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and Method for Transistor Placement in Standard Cell Layout |
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Citations (6)
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