JPS60177650A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS60177650A JPS60177650A JP3329284A JP3329284A JPS60177650A JP S60177650 A JPS60177650 A JP S60177650A JP 3329284 A JP3329284 A JP 3329284A JP 3329284 A JP3329284 A JP 3329284A JP S60177650 A JPS60177650 A JP S60177650A
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic processing
- semiconductor device
- circuit
- arithmetic
- processing circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims abstract description 11
- 230000002093 peripheral effect Effects 0.000 claims abstract description 6
- 239000011159 matrix material Substances 0.000 claims abstract description 5
- 238000010586 diagram Methods 0.000 description 8
- 238000003491 array Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は一半導体基板上に大規模な集積回路を形成した
半導体装置に関する。
半導体装置に関する。
従来のマイクロコンピュータを使ったシステムでは、そ
のシステムに必要な周辺装置とマイクロコンピュータを
電気的に接続する方式として、それらのシステムに適合
するよう設計された専用集積回路素子を用いる方式と、
ゲートレベルの素子をプリント基板上で結線する方式と
、ゲートアレイと呼ばれる内用集、債回路素子を用いる
方式とがある。
のシステムに必要な周辺装置とマイクロコンピュータを
電気的に接続する方式として、それらのシステムに適合
するよう設計された専用集積回路素子を用いる方式と、
ゲートレベルの素子をプリント基板上で結線する方式と
、ゲートアレイと呼ばれる内用集、債回路素子を用いる
方式とがある。
添付図面の第１図乃至第３図を参照してゲートアレイに
より接続する方式の従来装置を説明する。
より接続する方式の従来装置を説明する。
第１図は一構成例の説明図である。なお、以下の図面の
説明において同一要素は同一符号で示す。
説明において同一要素は同一符号で示す。
−半導体基板上に形成された演算処理回路１と、同じく
別の一半導体基板上忙形成されたゲートアレイ２とは、
互いに信号線３を介して接続されており、かつ信号線３
を介して図示しない外部回路とも接続されている。ここ
で、演算処理回路１は例、ｔばＡＬＵ、レジスタ、イン
ターフェースロジック等から形成されている。
別の一半導体基板上忙形成されたゲートアレイ２とは、
互いに信号線３を介して接続されており、かつ信号線３
を介して図示しない外部回路とも接続されている。ここ
で、演算処理回路１は例、ｔばＡＬＵ、レジスタ、イン
ターフェースロジック等から形成されている。
第２図は第１図のゲートアレイの詳細な構成図である。
−半導体基板１１上に基本セル１２をＸ、Ｙ軸上一定の
間隔をあけて規則的に配置し、各基本セル１２０間には
列方向に配線用スペース１３を設ける。更に、基本セル
１２の集合体の周囲には入出力兼用の接続セル１４を設
けると共に、接続セル１４と電気的に接続され外部回路
との間で信号を入出力するための入出力バッド１５を設
ける。
間隔をあけて規則的に配置し、各基本セル１２０間には
列方向に配線用スペース１３を設ける。更に、基本セル
１２の集合体の周囲には入出力兼用の接続セル１４を設
けると共に、接続セル１４と電気的に接続され外部回路
との間で信号を入出力するための入出力バッド１５を設
ける。
第３図は第２図の基本セル１２の回路図である。
基本セル１２は一対のＰチャンネルＭＯ８ＦＥＴＴ几□
ＴＲ２と、一対のＮチャンネルＭＯ８ＦＢＴＴＲａ 。
ＴＲ２と、一対のＮチャンネルＭＯ８ＦＢＴＴＲａ 。
ＴＲ，とにより構成される。
上記の如く汎用のゲートアレイを用いた従来装置では、
演算処理回路を形成した半導体チップ以外に、ゲートア
レイを形成した半導体チップが別に必要になるため、こ
れらがプリント基板上において大きな面積を占めるとい
う欠点があった。また、演算処理回路の信号が信号線を
介して別の半導体基板上に形成されたゲートアレイに出
る（あるチップから信号線を介して別のチップに信号が
出る）ことになるため、信号伝搬速度等が低下するとい
う欠点があった。
演算処理回路を形成した半導体チップ以外に、ゲートア
レイを形成した半導体チップが別に必要になるため、こ
れらがプリント基板上において大きな面積を占めるとい
う欠点があった。また、演算処理回路の信号が信号線を
介して別の半導体基板上に形成されたゲートアレイに出
る（あるチップから信号線を介して別のチップに信号が
出る）ことになるため、信号伝搬速度等が低下するとい
う欠点があった。
他方、専用集積回路素子を用いて演算処理回路と周辺の
回路とを結合する方式では、上記ゲートアレイを用いる
ときの欠点に加えて、■そのシステムの要求に完全に一
致する仕様のものは少なく、それを修正するために別な
ゲートが必要になる。
回路とを結合する方式では、上記ゲートアレイを用いる
ときの欠点に加えて、■そのシステムの要求に完全に一
致する仕様のものは少なく、それを修正するために別な
ゲートが必要になる。
■多種多様のシステムの要求を満す専用集積回路素子を
構成するために、回路規模が大きくなってしまい、また
設計に多くの時間と労力を要し、製造に当っては尋問の
回路設計技術者を必要とする、などの欠点がある。
構成するために、回路規模が大きくなってしまい、また
設計に多くの時間と労力を要し、製造に当っては尋問の
回路設計技術者を必要とする、などの欠点がある。
また、ゲートレベルの素子によりプリント基板で配線す
る方式では、上記ケートアレイを用いるときの欠点に加
えて、尋問の回路設計技術者を必要とするなどの欠点が
生じる。
る方式では、上記ケートアレイを用いるときの欠点に加
えて、尋問の回路設計技術者を必要とするなどの欠点が
生じる。
本発明は上記の従来技術の欠点を克服するためになされ
たもので、装置全体に占めるスペースを小さく抑えるこ
とのできる演算処理回路を内蔵した半導体装置およびそ
の製造方法を提供することを目的とする。
たもので、装置全体に占めるスペースを小さく抑えるこ
とのできる演算処理回路を内蔵した半導体装置およびそ
の製造方法を提供することを目的とする。
上記の目的を実現するため本発明は、−半導体基板上に
、ＡＬＵ等からなる演算処理回路、ゲートアレイの基本
セルを形成した半導体装置およびその製造方法を提供す
るものである。
、ＡＬＵ等からなる演算処理回路、ゲートアレイの基本
セルを形成した半導体装置およびその製造方法を提供す
るものである。
以下、第４図および第５図を参照して本発明の一実施例
を説明する。第４図は同実施例の構成図である。−半導
体基板１１の中央部には例えばＡＬＵ。
を説明する。第４図は同実施例の構成図である。−半導
体基板１１の中央部には例えばＡＬＵ。
レジスタ、インターフェースロジックからなる演算回路
２０を形成し、その周辺には基本セル比を規則的に配列
する。さらに、−半導体基板１１０周辺部には入出力兼
用の接続セル１４および入出力パッド１５を形成する。
２０を形成し、その周辺には基本セル比を規則的に配列
する。さらに、−半導体基板１１０周辺部には入出力兼
用の接続セル１４および入出力パッド１５を形成する。
なお、基本セル１２の列の間には配線領域１３をあけて
おく。
おく。
以上の構成を標準母体とし、最終工程に近い配線工程で
各要素間をＡＩ等で配線し、配線領域１３に配線層を形
成した半導体装置とする。
各要素間をＡＩ等で配線し、配線領域１３に配線層を形
成した半導体装置とする。
第５図は第４図の実施例を設計する際の処理のフローチ
ャートである。まず、決定された要求仕様にもとづいて
論理設計され（ブロック１０１゜１０２）、それにもと
づいて図面、論理式が決められる（ブロック１０３）。
ャートである。まず、決定された要求仕様にもとづいて
論理設計され（ブロック１０１゜１０２）、それにもと
づいて図面、論理式が決められる（ブロック１０３）。
以上の作業は論理設計技術者の手作業によってなされる
。
。
手作業にもとづいて図面、論理式が決められると、次に
フンピユータによって論理マスタファイルが作成され（
ブロック２０１）、各要素の配置、配線がなされる（ブ
ロック２０２）。そして、テストデータ生成、作成処理
を経て実際に半導体装置が製造される（ブロック２０３
、２０４ 、３０１ ）。このように各要素間の配線
のための設計をコンピュータ処理によって行えるのは、
−半導体基板上に演算処理回路、基本セル等を標準母体
として形成しているため、設計が規則的に行えるからで
ある。
フンピユータによって論理マスタファイルが作成され（
ブロック２０１）、各要素の配置、配線がなされる（ブ
ロック２０２）。そして、テストデータ生成、作成処理
を経て実際に半導体装置が製造される（ブロック２０３
、２０４ 、３０１ ）。このように各要素間の配線
のための設計をコンピュータ処理によって行えるのは、
−半導体基板上に演算処理回路、基本セル等を標準母体
として形成しているため、設計が規則的に行えるからで
ある。
なお、−半導体基板上における演算処理回路の位置は中
心部分に限らず、また複数の演算処理回路を配置するも
のであってもよい。
心部分に限らず、また複数の演算処理回路を配置するも
のであってもよい。
上記の如（本発明によれば、半導体基板上に演算制御回
路を設けると共にゲートアレイの基本セル等を設け、こ
れらを標準母体として各要素間に配線層を形成するよう
にしたので、プリント基板等に占める半導体装置（マイ
クロコンピュータを構成するＡＬＵ 、レジスタ等と周
辺回路を一体化したもの）のスペースを小さく抑えるこ
とのできる半導体装置およびその製造方法を提供するこ
とができる。
路を設けると共にゲートアレイの基本セル等を設け、こ
れらを標準母体として各要素間に配線層を形成するよう
にしたので、プリント基板等に占める半導体装置（マイ
クロコンピュータを構成するＡＬＵ 、レジスタ等と周
辺回路を一体化したもの）のスペースを小さく抑えるこ
とのできる半導体装置およびその製造方法を提供するこ
とができる。
また、本発明によれば本来汎用のゲートアレイを演算処
理回路と結合させて一半導体基板上で一体化させたので
、対象システムに最適で最小の回路構成を実現すること
ができ、処理速度を著しく速めることが可能になる。さ
らに、単一チップに一体化させるため、小型軽量で消費
電力が少く、システム全体の価格の低減をも可能になる
。
理回路と結合させて一半導体基板上で一体化させたので
、対象システムに最適で最小の回路構成を実現すること
ができ、処理速度を著しく速めることが可能になる。さ
らに、単一チップに一体化させるため、小型軽量で消費
電力が少く、システム全体の価格の低減をも可能になる
。
さらに本発明では、標準母体をあらかじめ形成しておい
て最終工程の前に配線をするため、設計期間の短縮とコ
ンピュータを用いた設計が可能になり、特に尋問の回路
技術者が居な（でも装置を設計することが可能になる。
て最終工程の前に配線をするため、設計期間の短縮とコ
ンピュータを用いた設計が可能になり、特に尋問の回路
技術者が居な（でも装置を設計することが可能になる。
第１図は従来装置の一構成例の説明図、第２図は第１図
のゲートアレイの詳細な構成図、第３図は第２図の基本
セルの回路図、第４図は本発明の一実施例の構成図、第
５図は第４図の実施例を設計する際の処理のフローチャ
ートである。 １１・・・−半導体基板、１２・・・基本セル、１３・
・・配線領域、１４・・・接続セル、１５・・・入出力
パッド。 第１図 第３図 １２ 第５図
のゲートアレイの詳細な構成図、第３図は第２図の基本
セルの回路図、第４図は本発明の一実施例の構成図、第
５図は第４図の実施例を設計する際の処理のフローチャ
ートである。 １１・・・−半導体基板、１２・・・基本セル、１３・
・・配線領域、１４・・・接続セル、１５・・・入出力
パッド。 第１図 第３図 １２ 第５図
Claims (1)
- 【特許請求の範囲】 １、半導体基板と、該半導体基板に形成された演算処理
回路と、前記半導体基板に形成されたゲートアレイの基
本セルとを備える半導体装置。 ２、前記演算処理回路はＡｌ、Ｕを有する特許請求の範
囲Ｖｔ１項記載の半導体装置。 ３、前記演算処理回路は少くともＡＬＵと、レジスタと
、インターフェースロジックとを有する特許請求の範囲
第１項記載の半導体装置。 ４、前記演算処理回路は前記半導体基板の中央部に設け
られ、前記基本セルは前記演算処理回路の周辺部に設け
られている特許請求の範囲第１項乃至第３項のいずれか
に記載の半導体装置。 ５、前記演算処理回路は前記半導体基板に複数設けられ
ている特許請求の範囲第１項乃至第４項のいずれかに記
載の半導体装置。 ６、半導体基板と、該半導体基板上に標準母体として形
成された演算処理回路およびゲートアレイの基本セルと
、該演算処理回路および基本セルを互いに接続する配線
層とを備える半導体装置。 Ｌ前記演算処理回路はＡＬＵを有する特許請求の範囲第
６項記載の半導体装置。 ８、前記演算処理回路は少くともＡＬＵと、レジスタと
、インターフェースロジックとを有する特許請求の範囲
第６項記載の半導体装置。 ９、前記演算処理回路は前記半導体基板の中央部に設け
られ、前記基本セルは前記演算処理回路の周辺部に設け
られている特許請求の範囲第６項乃至第８項のいずれか
に記載の半導体装置。 ｉｏ、前記演算処理回路は前記半導体基板に複数設けら
れている特許請求の範囲第６項乃至第９項のいずれかに
記載の半導体装置。 １１、半導体基板上に、演算処理回路およびゲートアレ
イの基本セルを標準母体として形成し、配線工程におい
て前記演算処理回路および基本セルを互いに接続する配
線層を形成する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3329284A JPS60177650A (ja) | 1984-02-23 | 1984-02-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3329284A JPS60177650A (ja) | 1984-02-23 | 1984-02-23 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60177650A true JPS60177650A (ja) | 1985-09-11 |
Family
ID=12382461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3329284A Pending JPS60177650A (ja) | 1984-02-23 | 1984-02-23 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60177650A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0283655A2 (en) * | 1987-02-24 | 1988-09-28 | International Business Machines Corporation | A method of combining gate array and standard cell circuits on a common semiconductor chip |
| US5051917A (en) * | 1987-02-24 | 1991-09-24 | International Business Machines Corporation | Method of combining gate array and standard cell circuits on a common semiconductor chip |
-
1984
- 1984-02-23 JP JP3329284A patent/JPS60177650A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0283655A2 (en) * | 1987-02-24 | 1988-09-28 | International Business Machines Corporation | A method of combining gate array and standard cell circuits on a common semiconductor chip |
| US4786613A (en) * | 1987-02-24 | 1988-11-22 | International Business Machines Corporation | Method of combining gate array and standard cell circuits on a common semiconductor chip |
| US5051917A (en) * | 1987-02-24 | 1991-09-24 | International Business Machines Corporation | Method of combining gate array and standard cell circuits on a common semiconductor chip |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3420694B2 (ja) | スタンダードセル方式の集積回路 | |
| US4600995A (en) | Method for manufacturing a custom-circuit LSI, and a gate array device | |
| KR20040023493A (ko) | 반도체장치 | |
| JPS6262471B2 (ja) | ||
| US4833620A (en) | Method for fabricating a 1-chip microcomputer | |
| JPH0480538B2 (ja) | ||
| KR860001378A (ko) | 모놀리딕 세미-커스텀 lsi | |
| JPS60177650A (ja) | 半導体装置およびその製造方法 | |
| EP0633529A1 (en) | Emulation system for microcomputer | |
| Beraud | Signal processor chip implementation | |
| JPH0221145B2 (ja) | ||
| JPS59197151A (ja) | 半導体集積回路装置 | |
| JPS62131540A (ja) | 集積回路の配線設計法 | |
| KR900008796B1 (ko) | 반주문형 시스템 lsi | |
| KR900008795B1 (ko) | 반주문형 시스템 lsi | |
| JPS61225845A (ja) | 半導体装置 | |
| JP2703702B2 (ja) | ゲートアレイのレイアウト方法 | |
| JPH04352354A (ja) | Ｗｓｉチップのｌｓｉコンポーネント | |
| JPH01152642A (ja) | 半導体集積回路 | |
| JP2786043B2 (ja) | 半導体集積回路 | |
| JPS62273751A (ja) | 集積回路 | |
| JPS63273332A (ja) | 半導体集積回路装置の製造方法 | |
| KR900000563B1 (ko) | 반주문형 시스템 lsi | |
| JPS60175438A (ja) | 半導体集積回路装置 | |
| JPH0684915A (ja) | 半導体集積回路 |