JP2786043B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2786043B2 JP2786043B2 JP4029846A JP2984692A JP2786043B2 JP 2786043 B2 JP2786043 B2 JP 2786043B2 JP 4029846 A JP4029846 A JP 4029846A JP 2984692 A JP2984692 A JP 2984692A JP 2786043 B2 JP2786043 B2 JP 2786043B2
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- JP
- Japan
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- data path
- bus
- wiring
- integrated circuit
- semiconductor integrated
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関す
る。
る。
【０００２】
【従来の技術】従来の半導体集積回路は、図２に示すよ
うに、半導体チップ１上に設けた複数の機能ブロック、
例えばＡＣＵ，ＥＡＧ，ＥＸＵ，ＤＣＵのデータパス部
（複数ビットのデータの演算を行なうための類似回路の
繰返しにより構成される回路群）からなる機能ブロック
ＡＣＵ−Ｄ，ＥＡＧ−Ｄ，ＥＸＵ−Ｄ，ＤＣＵ−Ｄをま
とめて構成したデータパスユニット２及びＡＣＵ，ＥＡ
Ｇ，ＥＸＵ，ＤＣＵのそれぞれのコントロール部（デー
タパス部を制御する信号を生成する回路群）からなる機
能ブロックＡＣＵ−Ｃ，ＥＡＧ−Ｃ，ＥＸＵ−Ｃ，ＤＣ
Ｕ−Ｃと、データパス部とバス配線４，５，６を介して
接続した機能ブロックＩＣＨＥ，ＩＤＵ，ＭＲＯＭと、
データパス部の機能ブロック間を接続するバス配線７，
８とを備えて構成している。
うに、半導体チップ１上に設けた複数の機能ブロック、
例えばＡＣＵ，ＥＡＧ，ＥＸＵ，ＤＣＵのデータパス部
（複数ビットのデータの演算を行なうための類似回路の
繰返しにより構成される回路群）からなる機能ブロック
ＡＣＵ−Ｄ，ＥＡＧ−Ｄ，ＥＸＵ−Ｄ，ＤＣＵ−Ｄをま
とめて構成したデータパスユニット２及びＡＣＵ，ＥＡ
Ｇ，ＥＸＵ，ＤＣＵのそれぞれのコントロール部（デー
タパス部を制御する信号を生成する回路群）からなる機
能ブロックＡＣＵ−Ｃ，ＥＡＧ−Ｃ，ＥＸＵ−Ｃ，ＤＣ
Ｕ−Ｃと、データパス部とバス配線４，５，６を介して
接続した機能ブロックＩＣＨＥ，ＩＤＵ，ＭＲＯＭと、
データパス部の機能ブロック間を接続するバス配線７，
８とを備えて構成している。
【０００３】なお、ＡＣＵはアドレスバスの制御つまり
アドレスのインクリメント、デクリメント等を行なうブ
ロックであり、ＤＣＵはデータバスの制御つまりオペラ
ンドのアライン、バスサイジング制御等を行なうブロッ
クであり、ＥＡＧは実行アドレスの計算を行なうブロッ
クである。またＥＸＵは各種データの演算等を行なうブ
ロックでＡＬＵ、レジスターファイル、シフター、乗算
器、浮動小数点演算機等さらに細かい機能ブロックより
構成される。ＩＣＨＥは命令キャッシュ用ＲＡＭで、Ｉ
ＤＵは命令をデコードするブロックで、ＭＲＯＭはマイ
クロ命令の入ったＲＯＭである。
アドレスのインクリメント、デクリメント等を行なうブ
ロックであり、ＤＣＵはデータバスの制御つまりオペラ
ンドのアライン、バスサイジング制御等を行なうブロッ
クであり、ＥＡＧは実行アドレスの計算を行なうブロッ
クである。またＥＸＵは各種データの演算等を行なうブ
ロックでＡＬＵ、レジスターファイル、シフター、乗算
器、浮動小数点演算機等さらに細かい機能ブロックより
構成される。ＩＣＨＥは命令キャッシュ用ＲＡＭで、Ｉ
ＤＵは命令をデコードするブロックで、ＭＲＯＭはマイ
クロ命令の入ったＲＯＭである。
【０００４】ここで、データパス部の機能ブロック間を
接続するバス配線７，８はデータパス部を構成するトラ
ンジスタ領域中を通過させていたが、データパス部と他
の機能ブロック間を接続するバス配線４，５，６はトラ
ジスタ領域を通していないため配線領域を必要とし、ま
た、各データパス部に対するコントロール部のトランジ
スタ数が不揃いのため機能ブロックＡＣＵ−Ｃ，ＥＡＧ
−Ｃ，ＥＸＵ−Ｃ，ＤＣＵ−Ｃの外形寸法がそれぞれの
データパス部と比例せず、不揃いとなって無駄な空き領
域が形成される。
接続するバス配線７，８はデータパス部を構成するトラ
ンジスタ領域中を通過させていたが、データパス部と他
の機能ブロック間を接続するバス配線４，５，６はトラ
ジスタ領域を通していないため配線領域を必要とし、ま
た、各データパス部に対するコントロール部のトランジ
スタ数が不揃いのため機能ブロックＡＣＵ−Ｃ，ＥＡＧ
−Ｃ，ＥＸＵ−Ｃ，ＤＣＵ−Ｃの外形寸法がそれぞれの
データパス部と比例せず、不揃いとなって無駄な空き領
域が形成される。
【０００５】
【発明が解決しようとする課題】この従来の半導体集積
回路では、データパス部を一つのユニットとし、データ
パス部と他の機能ブロック間のバス配線を配線領域に設
けており、更に外形の異なるコントロール部の配置配線
との相互関係により無駄な空き領域が形成され、そのた
め、半導体集積回路の集積度の向上を阻害し、チップサ
イズを大きくしなければならないという問題点があっ
た。
回路では、データパス部を一つのユニットとし、データ
パス部と他の機能ブロック間のバス配線を配線領域に設
けており、更に外形の異なるコントロール部の配置配線
との相互関係により無駄な空き領域が形成され、そのた
め、半導体集積回路の集積度の向上を阻害し、チップサ
イズを大きくしなければならないという問題点があっ
た。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体チップ上に設けた複数の機能ブロックと、前
記機能ブロックのデータパス部をまとめたデータパスユ
ニットと、前記データパス部と前記データパス部以外の
機能ブロック間を接続するバス配線と、前記バス配線を
トランジスタ領域内に含めて配置配線し且つ前記機能ブ
ロックのコントロール部をまとめたコントロールユニッ
トとを有する。
は、半導体チップ上に設けた複数の機能ブロックと、前
記機能ブロックのデータパス部をまとめたデータパスユ
ニットと、前記データパス部と前記データパス部以外の
機能ブロック間を接続するバス配線と、前記バス配線を
トランジスタ領域内に含めて配置配線し且つ前記機能ブ
ロックのコントロール部をまとめたコントロールユニッ
トとを有する。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を示す半導体集積
回路のレイアウト図である。
回路のレイアウト図である。
【０００９】図１に示すように、半導体チップ１上に設
けたＡＣＵ，ＥＡＧ，ＥＸＵ，ＤＣＵのデータパス部で
３２ビットの類似回路の繰返しで構成される機能ブロッ
クＡＣＵ−Ｄ，ＥＡＧ−Ｄ，ＥＸＵ−Ｄ，ＤＣＵ−Ｄを
一つにまとめたデータパスユニット２と、データパス部
とバス配線４，５，６を介して接続する機能ブロックＩ
ＣＨＥ，ＩＤＵ，ＭＲＯＭと、バス配線４，５，６をト
ランジスタ領域中に配置し、且つＡＣＵ，ＥＡＧ，ＥＸ
Ｕ，ＤＣＵのコントロール部を一つにまとめて配置した
コントロールユニット３と、データパス部の機能ブロッ
ク間を接続するバス配線７，８とを有して構成される。
けたＡＣＵ，ＥＡＧ，ＥＸＵ，ＤＣＵのデータパス部で
３２ビットの類似回路の繰返しで構成される機能ブロッ
クＡＣＵ−Ｄ，ＥＡＧ−Ｄ，ＥＸＵ−Ｄ，ＤＣＵ−Ｄを
一つにまとめたデータパスユニット２と、データパス部
とバス配線４，５，６を介して接続する機能ブロックＩ
ＣＨＥ，ＩＤＵ，ＭＲＯＭと、バス配線４，５，６をト
ランジスタ領域中に配置し、且つＡＣＵ，ＥＡＧ，ＥＸ
Ｕ，ＤＣＵのコントロール部を一つにまとめて配置した
コントロールユニット３と、データパス部の機能ブロッ
ク間を接続するバス配線７，８とを有して構成される。
【００１０】近年、半導体集積回路の設計は自動化が進
んでおりコントロール部のような類似回路の繰り返しで
はないランダム回路は、レイアウトパターン設計の自動
化に適している。
んでおりコントロール部のような類似回路の繰り返しで
はないランダム回路は、レイアウトパターン設計の自動
化に適している。
【００１１】自動レイアウトは、いくらかのトランジス
タを組み合わせ、基本となるセルを予め用意しておき、
それらの基本セルを自動的に配置配線させるものであ
る。
タを組み合わせ、基本となるセルを予め用意しておき、
それらの基本セルを自動的に配置配線させるものであ
る。
【００１２】コントロールユニット３を構成しているト
ランジスタに直接入出力していない無関係なバス配線
４，５，６を、コントロールユニット３の領域内に配置
して通過させるためには、コントロールユニット３を単
体で自動レイアウトするのではなく、データパスユニッ
ト２の機能ブロックＡＣＵ−Ｄ，ＥＡＧ−Ｄ，ＥＸＵ−
Ｄ，ＤＣＵ−Ｄと接続する機能ブロックＩＣＨＥ，ＩＤ
Ｕ，ＭＲＯＭとを同等レベルの基本セルと考え、コント
ロールユニット３のレイアウトとバス配線４，５，６の
配置配線を同時に自動レイアウトすることにより容易に
実現できる。このバス配線４，５，６はそれぞれＸ方向
が第１配線層，Ｙ方向が第２配線層で形成される。
ランジスタに直接入出力していない無関係なバス配線
４，５，６を、コントロールユニット３の領域内に配置
して通過させるためには、コントロールユニット３を単
体で自動レイアウトするのではなく、データパスユニッ
ト２の機能ブロックＡＣＵ−Ｄ，ＥＡＧ−Ｄ，ＥＸＵ−
Ｄ，ＤＣＵ−Ｄと接続する機能ブロックＩＣＨＥ，ＩＤ
Ｕ，ＭＲＯＭとを同等レベルの基本セルと考え、コント
ロールユニット３のレイアウトとバス配線４，５，６の
配置配線を同時に自動レイアウトすることにより容易に
実現できる。このバス配線４，５，６はそれぞれＸ方向
が第１配線層，Ｙ方向が第２配線層で形成される。
【００１３】このように、各機能ブロックのコントロー
ル部をまとめて一つのコントロールユニット３とするこ
とにより、従来のようなコントロール部の各機能ブロッ
クの外形の大きさが異なることによるチップ上の無駄な
空き領域がなくなる。さらに一つにまとめたコントロー
ルユニット３のトランジスタ領域内を通過するバス配線
を設ける事により従来のような配線だけの領域を削減す
る事ができ、集積度が向上できる。
ル部をまとめて一つのコントロールユニット３とするこ
とにより、従来のようなコントロール部の各機能ブロッ
クの外形の大きさが異なることによるチップ上の無駄な
空き領域がなくなる。さらに一つにまとめたコントロー
ルユニット３のトランジスタ領域内を通過するバス配線
を設ける事により従来のような配線だけの領域を削減す
る事ができ、集積度が向上できる。
【００１４】
【発明の効果】以上説明したように本発明は、複数の機
能ブロックのデータパス部を制御する信号を生成するコ
ントロール部をその機能ブロック別に分割せず、一つの
ユニットとし、そのコントロール部のトランジスタ領域
内に複数ビットの信号よりなるバス配線を通過させる事
によりバス配線用の専用配線領域を削減でき、従来のコ
ントロール部の各機能ブロックの外形の不揃いによる無
駄な空き領域を削減でき、集積度を向上させてチップサ
イズを小さくできるという効果を有する。
能ブロックのデータパス部を制御する信号を生成するコ
ントロール部をその機能ブロック別に分割せず、一つの
ユニットとし、そのコントロール部のトランジスタ領域
内に複数ビットの信号よりなるバス配線を通過させる事
によりバス配線用の専用配線領域を削減でき、従来のコ
ントロール部の各機能ブロックの外形の不揃いによる無
駄な空き領域を削減でき、集積度を向上させてチップサ
イズを小さくできるという効果を有する。
【図１】本発明の一実施例を示すレイアウト図。
【図２】従来の半導体集積回路の一例を示すレイアウト
図。
図。
１ 半導体チップ ２ データパスユニット ３ コントロールユニット ４，５，６，７，８ バス配線 ＡＣＵ−Ｄ，ＥＡＧ−Ｄ，ＥＸＵ−Ｄ，ＤＣＵ−Ｄ，Ａ
ＣＵ−Ｃ，ＥＡＧ−Ｃ，ＥＸＵ−Ｃ，ＤＣＵ−Ｃ，ＩＣ
ＨＥ，ＩＤＵ，ＭＲＯＭ 機能ブロック
ＣＵ−Ｃ，ＥＡＧ−Ｃ，ＥＸＵ−Ｃ，ＤＣＵ−Ｃ，ＩＣ
ＨＥ，ＩＤＵ，ＭＲＯＭ 機能ブロック
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/04 Ａ Ｄ (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/82 H01L 27/04 実用ファイル（ＰＡＴＯＬＩＳ) 特許ファイル（ＰＡＴＯＬＩＳ)
Claims (2)
- 【請求項１】 半導体チップ上に設けた複数の機能ブロ
ックと、前記機能ブロックのデータパス部をまとめたデ
ータパスユニットと、前記データパス部と前記データパ
ス部以外の機能ブロック間を接続するバス配線と、前記
バス配線をトランジスタ領域内に含めて配置配線し且つ
前記機能ブロックのコントロール部をまとめたコントロ
ールユニットとを有することを特徴とする半導体集積回
路。 - 【請求項２】 バス配線がＸ方向では第１配線層、前記
Ｘ方向と直交するＹ方向では第２配線層に形成した請求
項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029846A JP2786043B2 (ja) | 1992-02-18 | 1992-02-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029846A JP2786043B2 (ja) | 1992-02-18 | 1992-02-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05226471A JPH05226471A (ja) | 1993-09-03 |
| JP2786043B2 true JP2786043B2 (ja) | 1998-08-13 |
Family
ID=12287363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4029846A Expired - Lifetime JP2786043B2 (ja) | 1992-02-18 | 1992-02-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2786043B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004134599A (ja) * | 2002-10-11 | 2004-04-30 | Renesas Technology Corp | 半導体装置、およびそのレイアウト方法 |
-
1992
- 1992-02-18 JP JP4029846A patent/JP2786043B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05226471A (ja) | 1993-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980421 |