JPH0664530B2 - デイジタル乗算器 - Google Patents

デイジタル乗算器

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JPH0664530B2
JPH0664530B2 JP60202497A JP20249785A JPH0664530B2 JP H0664530 B2 JPH0664530 B2 JP H0664530B2 JP 60202497 A JP60202497 A JP 60202497A JP 20249785 A JP20249785 A JP 20249785A JP H0664530 B2 JPH0664530 B2 JP H0664530B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、セミシストリック構成を有するセル構造化さ
れたディジタル乗算器に関する。
〔従来の技術〕
この形式の乗算器はジェイ．アール．ジャンプ(J.R.Jum
p)およびエス．アール．アフヤ(S.R.Ahuja)の論文「デ
ィジタルシステムの効率的パイプライン方式(Effective
Pipelining of Digital Systems)」、米国電気電子学
会論文集計算機編(IEEE Transactions on Computers)、
第Ｃ−２７巻、第９号、１９７８年９月、第８５５〜８
６５頁、特に第７（ｂ）図から公知である。この乗算器
の欠点は、それぞれ１つの乗数ビットを１つの行のすべ
てのセルに供給する第２の入力線にドライバ回路を設け
なければならず、その遅延時間がドライバ回路と当該の
セルとの間に位置する第２の入力線の部分の遅延時間と
共に乗数ビットの供給を敏感に遅延させることである。
それにより、１つの行のレジスタ段の出力端への和およ
び桁上げ信号の送信とすぐ次の行のレジスタ段の出力端
への相応の信号の送信との間に経過する段遅延時間が著
しく増大する。
〔発明が解決しようとする問題点〕
本発明の目的は、セル構造化されたディジタル乗算器で
あって、前記の遅延が乗数ビットの供給の際に段遅延時
間に不利に影響しないものを提供することである。
〔問題点を解決するための手段〕
この目的は、本発明によれば、特許請求の範囲第１項に
記載のディジタル乗算器により達成される。
特許請求の範囲第２項ないし第６項には本発明の好まし
い実施態様が示されている。
〔発明の効果〕
本発明により得られる利点は特に、１つの当該の行のセ
ルに１つの乗数ビットを供給する際に生ずる遅延が、先
行の行のなかに一括されているセルに属する段遅延時間
の間に行われることである。この段遅延時間の間に当該
の行に対する部分積ビットの形成および一時記憶も行わ
れる。従って、当該の行に、必要とされレジスタ段内に
一時記憶される先行の行のセルの和信号および桁上げ信
号も、これらの先行の行の他のレジスタ段内に一時記憶
され当該の行に対応付けられている部分積ビットも同時
に供給され得るので、当該の行の段遅延時間はそのなか
に位置する全加算器の処理時間まで減ぜられる。同様な
ことがすべての行の段遅延時間についてもあてはまる。
〔実施例〕
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
第５図に示されているブロック回路図は前記文献の第７
（ｂ）図による公知の乗算器にほぼ一致している。第１
の入力線Ｌ０ないしＬ３の上側の端子には、２進信号と
して存在する１つの被乗数ＭＤのビットｘ0ないしｘ3が
与えられている。その際、ｘ0が被乗数ＭＤの最下位ビ
ットである。第２の入力線ＺＬ０ないしＺＬ３の上側の
端子には、同じく２進信号として存在する１つの乗数Ｍ
Ｔのビットｙ0ないしｙ3が与えられている。その際、ｙ
0が乗数ＭＴの最下位ビットである。乗算器の第１の行
のなかに一括されている４つのセルはＺ１１ないしＺ１
４で示されている。その際、Ｚ１１内ではビットｘ0と
ビットｙ0との論理積演算、Ｚ１２内ではビットｘ1とビ
ットｙ0との論理積演算、Ｚ１３内ではビットｘ2とビッ
トｙ0との論理積演算、Ｚ１４内ではビットｘ3とビット
ｙ0との論理積演算が行われる。第５図中には、これら
の論理積演算が入力線Ｌ０ないしＬ３と入力線ＺＬ０と
の交差点として示されている。論理値０もしくは１を有
する論理積演算結果は部分積ビットの第１の群と呼ばれ
る。第２の行のなかには４つの別のセルＺ２１ないしＺ
２４が設けられており、それらのなかでｘ0とｙ1との論
理積演算、ｘ1とｙ1との論理積演算、ｘ2とｙ1との論理
積演算およびｘ3とｙ1との論理積演算が行われる。この
ことは同じく入力線Ｌ０ないしＬ３と入力線ＺＬ１との
交差点として示されている。後者の論理積演算結果は部
分積ビットの第２の群と呼ばれる。同様にして、それぞ
れセルＺ３１ないしＺ３４およびＺ４１ないしＺ４４を
含んでいる２つの別の行のなかで、部分積ビットの２つ
の別の群が形成される。
本質的に互いに同種に構成されたこれらのセルの１つの
構成は前記文献の第８６２頁の第４図に示されている
が、それについて本明細書の第６図により一層詳細に説
明する。第６図で、Ｚ３３の範囲内に１つの交差点を有
する導線Ｌ２およびＺＬ２は１つのアンド回路１の２つ
の入力端と接続されており、その出力端は１つの全加算
器３の入力端２に接続されている。全加算器３の第２の
入力端４は後で一層詳細に説明する１つの和バス５の部
分と接続されており、それを介して１つの和信号が受信
される。さらに、全加算器３の第３の入力端６は後で一
層詳細に説明する１つの桁上げバス７の部分と接続され
ており、それを介して１つの桁上げ信号が受信される。
全加算器３の和出力端８は１つの和バス５の第２の部分
と接続されており、それを介して１つの和信号が送信さ
れる。最後に、全加算器３の桁上げ出力端９は１つの桁
上げバス７の第２の部分と接続されており、それを介し
て１つの桁上げ信号が送信される。
和バス５は、第５図に示されているように、セルＺ２
４、Ｚ３３およびＺ４２を経て延びている。別の和バス
１０ないし１４はそれぞれＺ１４、Ｚ２３、Ｚ３２およ
びＺ４１を経て、Ｚ１３、Ｚ２２およびＺ３１を経て、
Ｚ１２およびＺ２１を経て、Ｚ３４およびＺ４３を経
て、またはＺ４４を経て延びている。参照符号１５を付
されているバスは同じく和バスとして理解されてよい
が、バス１５はセルＺ１１を経てしか延びていない。セ
ルＺ１１ないしＺ１４は、全加算器を含んでいなくても
よいかぎり、他のセルよりも簡単に構成されていてよ
い。それらにおいてアンド回路１の出力端はそれぞれ１
つの和バスの右下の点に接続されている１つの部分と接
続されており、それを介して１つの信号が送信される。
和バス５および１０ないし１３の記入されている部分片
の各々は、１つのセルの右下の隅から出る信号が当該の
和バス上ですぐ次に位置するセルの左上の隅、従ってま
たその全加算器３の入力端４に供給されることを意味す
る。
桁上げバス７は第５図中でセルＺ２３、Ｚ３３およびＺ
４３を経て延びている。別の桁上げバス１６ないし１８
はそれぞれセルＺ２４、Ｚ３４およびＺ４４を経て、セ
ルＺ２２、Ｚ３２およびＺ４２を経て、またはセルＺ２
１、Ｚ３１およびＺ４１を経て延びている。これらの桁
上げバスの記入されている部分片の各々は、１つのセル
の下側境界で送信されこのセルの桁上げ出力端９から出
発する桁上げ信号が当該の桁上げバス上ですぐ次に位置
するセルの上側境界に、またそこからその全加算器３の
入力端６に供給されることを意味する。
和バス１５、１２、１１および１０の下端から下位の積
ビットＰ0ないしＰ3が直接に取出され得る。上位の積ビ
ットは桁上げバス１８、１７、７および１６の端側の端
子１９ないし２２および和バス５、１３および１４の端
側の端子２３ないし２５から現れる信号から合成され
る。この目的で加算段２６ないし３５が設けられてお
り、それらのうち段２６ないし２９はそれぞれ延長され
た桁上げバス１８、１７、７および１６を経てセルＺ４
１ないしＺ４４と接続されている。延長された桁上げバ
ス７はさらに段２８および３２を互いに接続し、延長さ
れた桁上げバス１７は段２７、３１および３４を互いに
接続し、延長された桁上げバス１８は段２６、３０、３
３および３５を互いに接続する。さらに、延長された和
バス５は段２６を経て、延長された和バス１３は段２７
および３０を経て、延長された和バス１４は段２８、３
１および３３を経て、またもう１つの和バス３６は段２
９、３２、３４および３５を経て延びている。その際、
１つの延長された桁上げバスの各部分片は、１つの桁上
げ信号が１つの加算段の下側境界から、従ってまたその
なかに位置する加算器の桁上げ出力端から取出され、ま
た当該の桁上げバス上のそれぞれすぐ次に位置する加算
段の上側境界へ、またそこからそのなかに位置する加算
器の１つの入力端へ供給されることを意味する。他方に
おいて、延長された和バスの１つの各部分片は、１つの
段の右下の隅からそのなかに位置する加算器の和出力端
に現れる１つの和信号が取出され、また当該の和バス上
ですぐ次に位置する加算段にその境界の左上の隅を経て
そのなかに位置する加算器の１つの入力端に供給される
ことを意味する。段２６ないし３５にはたかだか２つの
入力信号しか供給されないので、それらの加算器は半加
算器として構成されていてよく、このことは参照符号Ｈ
Ａにより示されている。和バス５、１３、１４および３
６の下端から積ビットＰ4ないしＰ7が取出され得る。
第５図では個々の行、たとえばＺ３３、の和および桁上
げ出力端、たとえば８および９（第６図）のなかにそれ
ぞれレジスタ段、たとえば３７および３８、が設けられ
ており、それらのなかに送信された和および桁上げ信号
がそれぞれ一時記憶される。さらに、別のレジスタ段、
たとえば３９、が入力線Ｌ０ないしＬ３内に挿入されて
いる。すなわち、１つのセル、たとえばＺ３３、の範囲
内に位置する１つのこのような入力線の各分岐、たとえ
ば３９ａ、の前に先行の行の数に相当する数のレジスタ
段が挿入されている。いま考察している分岐３９ａまた
は行Ｚ３３の場合には、第３の行のなかに位置する１つ
のセルであるので、２つの先行する行が存在する。従っ
て、２つの別のレジスタ段４０および４１が、Ｚ３３に
対する分岐３９ａの上側に位置するＬ２の部分内に位置
している。同様にして、１つの特定の行のセル、たとえ
ばＺ３１ないしＺ３４、が対応付けられている第２の入
力線、たとえばＺＬ２、のなかにも先行の行の数に相当
する数のレジスタ段、たとえば４２および４３が挿入さ
れている。入力線ＺＬ２は、いま考察している場合で
は、第３の行のなかに位置するセルＺ３１ないしＺ３４
に対応付けられているので、入力線ＺＬ２は２つのレジ
スタ段４２および４３を含んでいる。個々のセル、たと
えばＺ３３、の出力端におけるレジスタ段、たとえば３
７および３８、ならびに第１の入力線における別のレジ
スタ段、たとえば３９、は個々のセル、たとえばＺ３３
内に組入れられるのが目的にかなっている（第５図で
は、図面を見易くするため、セルの外側に示されてい
る）。
第５図には水平に延びる破線ＨＬ１ないしＨＬ４が記入
されており、これらの破線はそれぞれ個々の行のなかの
セルの出力端におけるレジスタ段の位置を示している。
さて、レジスタ段は下記のようにクロックされる。すな
わち、１つの行のセル、たとえばＺ１１ないしＺ１４、
の出力端に現れてかつＨＬ１により示されているレジス
タ段に一時記憶されたすべての信号は１つのクロック周
期内で次の行、たとえばＺ２１ないしＺ２４、に伝達さ
れ、次のクロック周期内でこの行の出力端に現れる信号
はそれに続く行、たとえばＺ３１ないしＺ３４に伝達さ
れる（以下同様）。加算段２６ないし３５も水平線ＨＬ
５ないしＨＬ８により示されているレジスタ段によりク
ロック動作をするので、積ビットＰ0ないしＰ7は信号伝
達が行われた後に初めて水平線ＨＬ８を経て与えられ
る。第２の入力線ＺＬ０ないしＺＬ３のなかの別のレジ
スタ段、たとえば４２および４３、ならびに和バス、た
とえば１５、のなかに挿入されているレジスタ段、たと
えば４４ないし４９ａ、によるクロック動作による積ビ
ット、たとえばＰ0、の伝達のために、ＭＤおよびＭＴ
からの積形成のために必要とされるすべての信号はその
つどのクロック周期に関係して常に２つの相続く水平
線、たとえばＨＬ３およびＨＬ４の間にのみ位置し、従
って第５図の水平方向にはそれぞれ回路の互いに隣接す
る部分のみが互いに影響する。この特性は垂直方向のい
わゆるシストリック回路構成に相当する。しかし、水平
方向にはＭＴのビット、たとえばｙ2、が１つの行、た
とえばＺ３１ないしＺ３４、のすべてのセルに１つのこ
のようなクロック周期の間に供給されるので、セミシス
トリック構成という言葉が用いられる。
セミシストリック構成のために、１つの乗数ビットの供
給が導線ＺＬ０ないしＺＬ３のなかに挿入されているド
ライバ回路５０ないし５３およびこれらの導線の水平部
分により、特に大きな語では、クロック周期が相応に大
きく選定されなければならないという上記の問題が生ず
る。このことはしかし２つの相続く導線、たとえばＨＬ
２およびＨＬ３、の間の信号の相応に大きな段遅延時間
を意味する。
前記のクロック動作は、１つのクロック周期内でそれぞ
れただ１つの回路段、すなわち２つの隣接する水平導
線、たとえばＨＬ２およびＨＬ３、の間に位置する回路
部分を１つの特定の乗算、たとえばＭＴによるＭＤの乗
算、に対応付けることを許す。他の段は同時に別の乗算
のために利用され得るので、回路のスループット（計算
速度）は相応に何倍にもされる。この原理は文献中で
“パイプライン方式”と呼ばれている。
第１図には、本発明により構成された乗算器のブロック
回路図が示されている。第５図と異なり、乗数ＭＴのビ
ットｙ1を供給する第２の入力線ＺＬ１はセルＺ２１な
いしＺ２４を経てではなくセルＺ１１ないしＺ１４を経
て延びている。ｘ0とｙ1との間、ｘ1とｙ1との間、ｘ2
とｙ1との間ならびにｘ3とｙ1との間の論理積演算の結
果として形成される部分積ビットがセルＺ２１ないしＺ
２４に対応付けらえており、またこれらのなかで和バス
１２、１１および１０を経てセルＺ１２、Ｚ１３および
Ｚ１４から供給される和信号と加算されるにもかかわら
ず、導線Ｌ０ないしＬ３とＺＬ１との交差点はそれぞれ
セルＺ１１ないしＺ１４の範囲内に位置している。この
ことから、セルＺ２１ないしＺ２４に対応付けられてい
る部分積ビットの形成はセルＺ１１ないしＺ１４内で行
われる。生じた部分積ビットは接続導線５４ないし５７
を経てそれぞれセルＺ２１ないしＺ２４内に位置する全
加算器の１つの入力端に供給される。これらの全加算器
の第２の入力端は第５図と同様に和バス１２、１１およ
び１０を経て得られる和信号を与えられている。すなわ
ち、第５図ではセルＺ２１ないしＺ２４内で行われる部
分積ビットの形成が、第１図による乗算器ではセルＺ１
１ないしＺ１４、従ってまた先行の行に割り当てられ
る。
同様にして、第５図では第３および第４の行のなかで行
われる部分積ビットの形成が、第１図による乗算器では
それぞれ第２および第３の行のなかで行われる。このこ
とは、導線ＺＬ２およびＺＬ３と導線Ｌ０ないしＬ３と
の交差点がそれぞれ第２および第３の行のセルのなかに
位置するように導線ＺＬ２およびＺＬ３が延びているこ
とにより示されている。
全く一般的に、第１図中で、１つの特定のセル、たとえ
ばＺ３３、のなかでこのセルに１つの和バス、たとえば
５、および１つの桁上げバス、たとえば７、を経て供給
される和および桁上げ信号と加算されるべき部分積ビッ
トは先行の行の相応のセル、たとえばＺ２３、のなかで
論理積演算により形成され、論理積演算の結果は１つの
接続導線、たとえば５８、を経ていま考察しているセル
に供給される。それにより、１つの乗数ビット、たとえ
ばｙ2、の供給の際および部分積ビットの形成の際に生
ずる遅延（先ず第１に１つのドライバ回路、たとえば５
２、および当該の入力線、たとえばＺＬ２、の水平に記
入されている部分の遅延時間により生ずる遅延）を導線
ＨＬ１とＨＬ２との間の部分回路の段遅延時間に移すこ
とができる。接続導線、たとえば５８、のなかには、そ
れぞれ先行の行、たとえばＺ２３、のセルに対応付けら
れ得る１つのレジスタ段、たとえば５９、が挿入されて
いる。このレジスタ段は第１図中には、単に図面を見易
くする理由から、Ｚ２３の外側に示されている。重要な
ことは、レジスタ段５９が、セルＺ２１ないしＺ２４の
出力端に接続されている他のレジスタ段と共に同時にク
ロックされることであり、このことは導線ＨＬ２により
示されている。
セルＺ１１ないしＺ３４、すなわち最初の３つの行のす
べてのセル、は第１図によれば接続導線、たとえば５
８、に対する出力端を有し、これらの出力端はすぐ後に
続く行のそれぞれ相応のセルの全加算器の入力端に導か
れている。すべてのこれらの出力端にはレジスタ段、た
とえば５９、が設けられている。これらのレジスタ段に
よりセルＺ２１ないしＺ４４に、それらに対応付けられ
ている部分積ビットがそれぞれ先行の行の和および桁上
げ信号と同時に供給される。それによって、セルＺ２１
ないしＺ２４から形成される第２の行、セルＺ３１ない
しＺ３４から形成される第３の行およびセルＺ４１ない
しＺ４４から形成される第４の行の段遅延時間はそれぞ
れそれらのなかに含まれている全加算器の処理時間に減
少する。前記の遅延は乗数ビットの供給の際にそれぞれ
先行の行の段遅延時間に含まれるので、それらが全加算
器の遅延時間を越えないかぎり、それらは全く現れな
い。それらが全加算器の遅延時間を越えることは、被乗
数ＭＤが実際上無意味な大きな語幅を有する際にしか起
こり得ないであろう。
第１図の他の部分は既に第５図により説明されており、
第５図中に使用されている参照符号を付されている。
第２図には、第１図による乗算器の本発明により構成さ
れた１つのセル、たとえばＺ３３、が示されている。第
６図に相応して第２図でも、入力端２、４および６と１
つの和出力端８と１つの桁上げ出力端９とを有する１つ
の全加算器３が設けられている。入力端２は接続線５８
と、入力端４は和バス５と、また入力端６は桁上げバス
７と接続されている。和出力端８は和バス５のすぐ次の
部分片と、また桁上げ出力端９は桁上げバス７のすぐ次
の部分片と接続されている。１つのアンド回路６０の一
方の入力端は回路点６１内で入力線Ｌ２と、また他方の
入力端は回路点６２内で入力線ＺＬ３と接続されてい
る。レジスタ段３７、３８および３９は第２図中でセル
Ｚ３３のなかに組込まれている。同様に、アンド回路６
０の出力端に接続されておりセルＺ４３の入力端２に通
ずる接続線に挿入されている１つのレジスタ段６３がセ
ルＺ３３の構成部分として示されている。
第３図には、互いに同種に構成された第１図のセルＺ１
１ないしＺ１４の１つのブロック回路図、たとえばセル
Ｚ１３のブロック回路図、が示されている。ビットｘ2
およびｙ0からアンド回路６３ａ内で、論理０もしくは
論理１に相当する１つの部分積ビットが形成される。こ
の部分積ビットは和バス１１を経てセルＺ２２に送信さ
れる。和または桁上げ信号が供給されないので、１つの
全加算器は省略され得る。Ｚ２３内で必要とされる部分
積ビットを形成するため１つのアンド回路６４が設けら
れており、その入力端はそれぞれ導線ＺＬ２およびＺＬ
１と接続されている。アンド回路６４の出力端は、Ｚ２
３の全加算器の１つの入力端に導かれている接続線５６
と接続されている。既に説明したレジスタ段４１となら
んで別のレジスタ段６５および６６が接続線５６および
和バス１１に挿入されている。
第４図には、第２図に概要を示されているセルＺ３３の
回路技術的な構成が示されている。第４図で全加算器３
は１つのノア回路６７を含んでおり、その両入力端は全
加算器３の入力端２および６に接続されている。１つの
アンド回路６８の両入力端は同じく全加算器３の入力端
２および６に接続されている。ノア回路６７およびアン
ド回路６８の出力端は１つのノア回路６９の入力端に導
かれている。ノア回路６９の出力端は１つのノア回路７
０の第１の入力端に接続されており、その第２の入力端
は全加算器３の入力端４に接続されている。１つのアン
ド回路７１は、同じくノア回路６９の出力端および全加
算器３の入力端４に接続されている２つの入力端を有す
る。ノア回路７０およびアンド回路７１の出力端は１つ
のノア回路７２の両入力端に接続されており、その出力
端は全加算器３の和出力端を形成している。ノア回路６
７の出力端はさらに１つのノア回路７３の第１の入力端
に導かれている。最後に、入力端でノア回路６９の出力
端および全加算器３の入力端４に接続されている１つの
アンド回路７４の出力端がノア回路７３の第２の入力端
に接続されている。ノア回路７３の出力端は全加算器の
反転された桁上げ出力端９を成している。
レジスタ段３７は、詳細には、第１の電界効果トランジ
スタ７５、第１のインバータ７６、第２の電界効果トラ
ンジスタ７７および第２のインバータ７８の直列接続か
ら成っており、その出力端は桁上げバス７の桁上げ信号
を導く部分と接続されている。トランジスタ７５のゲー
トは、クロック電圧φMを与えられる端子８０を有する
１つの導線７９を経て駆動される。同様に、トランジス
タ７７のゲートは、クロック電圧φSを与えられる端子
８２を有する１つの導線８１を経て駆動される。１つの
クロックパルスφMの生起の際に、出力端９に与えられ
ている桁上げ信号がインバータ７６の入力端に伝達され
る。クロックパルスφMと合致してはならない１つのク
ロックパルスφSの生起の際には、桁上げ信号はトラン
ジスタ７７およびインバータ７８を経て桁上げバス７に
送信され、他方においてトランジスタ７５は阻止状態と
なる。レジスタ段３８、３９および６３はレジスタ段３
７と同様に構成されており、それらのトランジスタはト
ランジスタ７５および７７と一緒に導線７９および８１
を経て駆動される。
第２ないし第４の行のセルは第４図のように構成されて
いるのが有利である。第４図でセルＺ２４、Ｚ３４およ
びＺ４４の入力端４は論理０を与えられている。
これまでに説明した４桁の被乗数および乗数に対する乗
算器は、本発明を説明するための１つの実施例に過ぎな
い。本発明の発明思想はもちろん任意の桁数を有する２
進数を対象とするセル構造化された乗算器にも応用可能
である。
以上に説明した本発明の実施例と異なり、アンド回路６
０の代わりにすべてのセル内に１つのナンド回路が使用
されることは目的にかなっている。この場合には、それ
ぞれ反転された部分積ビットがそれらに対応付けられて
いるセルに伝達される。この場合、全加算器内で形成さ
れた桁上げ信号も出力端９にそれぞれ反転されて与えら
れることが有利であり、その際に受信された部分積ビッ
トおよび桁上げ信号の反転は全加算器３内で相応に考慮
に入れられる。
さらに、第１図に示されている実施例と異なり、水平線
ＨＬ１ないしＨＬ８のひとつ、または複数により示され
ているレジスタ段は省略され得る。この省略は、１つの
クロック周期が１つの全加算器３の処理時間の何倍もに
相当する場合に可能である。
【図面の簡単な説明】
第１図は本発明により構成された乗算器のブロック回路
図、第２図は第１図による乗算器の１つのセルのブロッ
ク回路図、第３図は第１図による乗算器の１つの簡単化
されたセルのブロック回路図、第４図は第２図によるセ
ルを回路技術的に実現した例を示す回路図、第５図は公
知のセミシストリック構成を有するセル構造化されたデ
ィジタル乗算器のブロック回路図、第６図は第５図によ
る１つのセルのブロック回路図である。 ３…全加算器、７…桁上げバス、１０〜１２…和バス、
１５…和バス、１６〜１８…桁上げバス、２６〜３５…
加算段、３７〜４３…レジスタ段、５０〜５３…ドライ
バ回路、５９、６３…レジスタ段、６３ａ、６４…アン
ド回路、６５、６６…レジスタ段、６７…ノア回路、６
８…アンド回路、６９、７０…ノア回路、７１…アンド
回路、７３…ノア回路、７５、７７…電界効果トランジ
スタ、７６、７７…インバータ、７９、８１…共通線、
Ｌ０〜Ｌ３…入力線、ＭＤ…被乗数、ＭＴ…乗数、Ｌ０
〜Ｌ３…被乗数入力線、Ｐ0〜Ｐ7…積ビット、Ｚ１１〜
Ｚ４４…セル、ＺＬ０〜ＺＬ３…乗数入力線。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】セミシストリック構成を有するセル構造化
    されたディジタル乗算器であって、 １つの被乗数（ＭＤ）のすべてのビット（ｘ0〜ｘ3）が
    １つの乗数（ＭＴ）のそれぞれ１つのビット（ｙ0〜
    ｙ3）と部分積の１つの群として論理積演算され、また
    各乗数ビットに対して１つのこのような群が形成され、 第１の行のなかに配置されているセル（Ｚ１１〜Ｚ１
    ４）は部分積の第１の群に個々に対応付けられており、
    この部分積の第１の群は最下位の乗数ビット（ｙ0）と
    それぞれ論理積演算されたすべての被乗数ビット（ｘ0
    〜ｘ3）から成っており、 後に対応付けられている別の行のなかに位置するセル
    （Ｚ２１〜Ｚ２４、Ｚ３１〜Ｚ３４、Ｚ４１〜Ｚ４４）
    は部分積の別の群に対応付けられており、その際に各別
    の行のセル（Ｚ２１〜Ｚ２４、Ｚ３１〜Ｚ３４、Ｚ４１
    〜Ｚ４４）はすべての被乗数ビット（ｘ0〜ｘ3）と単一
    の乗数ビット（ｙ0、ｙ1、ｙ2、ｙ3）との論理積演算に
    より形成された部分積ビットに個々に対応付けられてお
    り、またそれぞれ利用される乗数ビット（ｙ0〜ｙ3）の
    位は行から行へと上昇し、 被乗数ビット（ｘ0〜ｘ3）で占められる第１の入力線
    （Ｌ０〜Ｌ３）がこれらに対応付けられているセル（Ｚ
    １１〜Ｚ４１、Ｚ１２〜Ｚ４２、Ｚ１３〜Ｚ４３、Ｚ１
    ４〜Ｚ４４）に延びており、 乗数ビット（ｙ0〜ｙ3）で占められる第２の入力線（Ｚ
    Ｌ０〜ＺＬ３）が設けられており、第２の入力線（ＺＬ
    ０〜ＺＬ３）の各々が、１つの行のなかに位置しており
    第２の入力線を介して供給される乗数ビット（ｙ0〜
    ｙ3）に対応付けられているすべてのセル（Ｚ１１〜Ｚ
    １４、Ｚ２１〜Ｚ２４、Ｚ３１〜Ｚ３４、Ｚ４１〜Ｚ４
    ４）に延びており、 互いに加算すべき同一の位の部分積に対応付けられてい
    るセルを経て延びている和バス（５、１０〜１５）が設
    けられており、 互いに加算すべき上昇する位の部分積に対応付けられて
    いるセルを経て延びている桁上げバス（７、１６〜１
    ８）が設けられており、 セル（Ｚ１１〜Ｚ４４）内に、１つの和バス（５、１０
    〜１５）を経て供給された和信号と、場合によっては１
    つの桁上げバス（７、１６〜１８）を経て供給される桁
    上げ信号と、セルに対応付けられている部分積とを加算
    するためのそれぞれ１つの全加算器（３）が設けられて
    おり、 セル（Ｚ１１〜Ｚ４４）内に、１つの被乗数ビット（ｘ
    0〜ｘ3）と１つの乗数ビット（ｙ0〜ｙ3）との論理積演
    算をするためのそれぞれ１つの論理回路が設けられてお
    り、 セル（Ｚ１１〜Ｚ４４）内に、全加算器（３）の和出力
    端（８）および桁上げ出力端（９）の後に接続されてい
    るレジスタ段（３７、３８）が設けられており、 第１および第２の入力線（Ｌ０〜Ｌ３、ＺＬ０〜ＺＬ
    ３）内に別のレジスタ段（３９〜４３）が、１つの行の
    セルに延びているすべての入力線がそれぞれ先行の行の
    数に相当する数の別のレジスタ段を含むように挿入され
    ており、 和バス（５、１０〜１５）および桁上げバス（７、１６
    〜１８）の端から取出し可能なディジタル信号が積ビッ
    トとして合成されるディジタル乗算器において、 １つの部分積ビットを形成するための１つの論理回路
    と、この部分積ビットを１つの和信号および場合によっ
    ては１つの桁上げ信号と加算するための１つの全加算器
    （３）とがそれぞれ、異なる行内に位置する２つの隔離
    されたセル（Ｚ２３、Ｓ３３）内に配置されており、全
    加算器を含むセル（Ｚ３３）が論理回路を含むセル（Ｚ
    ２３）の後にそれぞれ接続されており、また論理回路の
    出力端が１つの接続線（５８）を介して全加算器の入力
    端に導かれており、この接続線（５８）に、形成された
    部分積を一時記憶するための１つのレジスタ段（５９）
    が挿入されていることを特徴とするディジタル乗算器。
  2. 【請求項２】論理回路を含むセル（Ｚ２３）および全加
    算器を含むセル（Ｚ３３）がそれぞれ相前後して１つの
    同じ桁上げバス（７）に接続されていることを特徴とす
    る特許請求の範囲第１項記載のディジタル乗算器。
  3. 【請求項３】第１の行の中に配置されているセル（Ｚ１
    １ないしＺ１４）が、第２の行のセル（Ｚ２１ないしＺ
    ２４）に対応付けられている部分積ビットを形成するた
    めの第１の論理回路（６４）とならんでそれらに対応付
    けられている部分積ビットを形成するためのそれぞれ１
    つの第２の論理回路（６３ａ）を含んでおり、また第２
    の論理回路（６３ａ）の出力端が和バス（１５、１２、
    １１、１０）と接続されていることを特徴とする特許請
    求の範囲第１項または第２項記載のディジタル乗算器。
  4. 【請求項４】第１の行のなかに配置されているセル（Ｚ
    １１ないしＺ１４）の第２の論理回路（６３ａ）の出力
    端にそれぞれレジスタ段（６６）が設けられていること
    を特徴とする特許請求の範囲第３項記載のディジタル乗
    算器。
  5. 【請求項５】第２の入力線（ＺＬ０ないしＺＬ３）にそ
    れぞれ、出力側で別のレジスタ段（４２、４３）に接続
    されているドライバ回路（５０ないし５３）が挿入され
    ていることを特徴とする特許請求の範囲第１項ないし第
    ４項のいずれか１項に記載のディジタル乗算器。
  6. 【請求項６】レジスタ段（３７、３８、３９、６３）が
    それぞれ、第１の電界効果トランジスタ（７５）、第１
    のインバータ（７６）、第２の電界効果トランジスタ
    （７７）および第２のインバータ（７８）から成ってお
    り、１つの行のセルの出力端に配置されているすべての
    レジスタ段（３７、３８、３９、６３）の第１または第
    ２の電界効果トランジスタ（７５、７７）のゲートがそ
    れぞれ１つの共通線（７９または８１）を介して駆動可
    能であることを特徴とする特許請求の範囲第１項ないし
    第５項のいずれか１項に記載のディジタル乗算器。
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