JPS6174029A - デイジタル乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、セミシスドロリンク構成を有するセル構造化
されたディジタル乗算器に関する。

〔従来の技術〕

この形式の乗算器はジエイ、アール、ジャンプ（Ｊ、Ｒ
，Ｊｕｍｐ）およびニス、アール、アフヤ（Ｓ、Ｒ，Ａ
ｈｕｊａ）の論文「ディジタルシステムの効率的パイプ
ライン方式（Ｅｆｆｅｃｔｉｖｅ　Ｐｉｐｅｌｉｎｉｎ
ｇ　ｏｆ　ＤｉｇｉｔａｌＳｙｓｔｅＩＩｓ）　Ｊ　、
米国電気電子学会論文集計算機編（ＩＥＥＥ　Ｔｒａｎ
ｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏｍｐｕｔｅｒｓ　）　、
第Ｃ−２７ｊ８、第９号、１９７８年９月、第８５５〜
８６５頁、特に第７　（ｂ）図から公知である。この乗
算器の欠点は、それぞれ１つの乗数ピントを１つの行の
すべてのセルに供給する第２の入力線にドライバ回路を
設けなければならず、その遅延時間がドライバ回路と当
該のセルとの間に位置する第２の入力線の部分の遅延時
間と共に乗数ビットの供給を敏感に遅延させることであ
る。それにより、１つの行のシフトレジスタ段の出力端
への和および桁上げ信号の送信とすぐ次の行のシフトレ
ジスタ段の出力端への相応の信号の送信との間に経過す
る最遅延時間が著しく増大する。

〔発明が解決しようとする問題点〕

本発明の目的は、セル構造化されたディジタル乗算器で
あって、前記の遅延が乗数ビットの供給の際に最遅延時
間に不利に影響しないものを提供することである。

（問題点を解決するための手段） この目的は、本発明によれば、特許請求の範囲第１項に
記載のディジタル乗算器により達成される。

特許請求の範囲第２項ないし第６項には本発明の好まし
い実施態様が示されている。

〔発明の効果〕

本発明により得られる利点は特に、１つの当該の行のセ
ルに１つの乗数ビットを供給する際に生ずる遅延が、先
行の行のなかに一括されているセルに属する最遅延時間
の間に行われることである。この最遅延時間の間に当該
の行に対する部分積ビットの形成および一時記憶も行わ
れる。従って、当該の行に、必要とされシフトレジスタ
段内に一時記憶される先行の行のセルの和信号および桁
上げ信号も、これらの先行の行の他のシフトレジスタ段
内に一時記憶され当該の行に対応付けられている部分積
ビットも同時に供給され得るので、当該の行の最遅延時
間はそのなかに位置する全加算器の処理時間まで減ぜら
れる。同様なことがすべての行の最遅延時間についても
あてはまる。

〔実施例〕

以下、図面に示されている実施例により本発明を一層詳
細に説明する。

第５図に示されているブロック回路図は前記文献の第７
　（ｂ）図による公知の乗算器にほぼ一致している。第
１の入力！ＩＫＬＯないしＬ３の上側の端子には、２通
信号として存在する１つの被乗数ＭＤのビットＸＯない
しｘ３が与えられている。

その際、ｘＯが被乗数ＭＤの最下位ビットである、第２
の入力線ＺＬＯないしＺＬ３の上側の端子には、同じく
２通信号として存在する１つの乗数ＭＴのビットｙｏな
いしｙ３が与えられている。

その際、ｙｏが乗数ＭＴの最下位ビットである。

乗算器の第１の行のなかに一括されている４つのセルは
Ｚ１１ないしＺ１４で示されている。その際、Ｚ１１内
ではビットＸＱとビットｙｏとの論理積演算、Ｚ１２内
ではビットｘｌとビア　）　７　。

との論理積演算、Ｚ１３内ではビア）　Ｘ　２とビット
ｙｏとの論理積演算、２１４内ではビットｘ３とピッ）
ｙｏとの論理積演算が行われる。第５図中には、これら
の論理積演算が入力線ＬＯないしＬ３と入力線ＺＬＯと
の交差点として示されている。論理値０もしくは１を有
する論理積演算結果は部分積ビットの第１の群と呼ばれ
る。第２の行のなかには４つの別のセル２２１ないしＺ
２４が設けられており、それらのなかでｘｏとｙｌとの
論理積演算、ｘｌとｙｌとの論理積演算、ｘ２とｙＩと
の論理積演算およびｘ３とｙｌとの論理積演算が行われ
る。このことは同じく入力線ＬＯないしＬ３と入力線Ｚ
Ｌ１との交差点として示されている。後者の論理積演算
結果は部分積ビットの第２の群と呼ばれる。同様にして
、それぞれセルｚ３１ないしＺ３４およびＺ４１ないし
Ｚ４４を含んでいる２つの別の行のなかで、部分積ビソ
トの２つの別の群が形成される。

本質的に互いに同種に構成されたこれらのセルの１つの
構成は前記文献の第８６２頁の第４図に示されているが
、それについて本明細書の第６図により一層詳細に説明
する。第６図で、Ｚ３３の範囲内に１つの交差点を有す
る導線Ｌ２およびＺＬ２は１つのアンド回路１の２つの
入力端と接続されており、その出力端は１つの全加算器
３の入力端２に接続されている。全加算器３の第２の入
力端４は後で一層詳細に説明する１つの和バス５の部分
と接続されており、それを介して１つの和信号が受信さ
れる。さらに、全加算器３の第３の入力６１Ａ６は後で
一層詳細に説明する１つの桁上げバス７の部分と接続さ
れており、それを介して１つの桁上げ信号が受信される
。全加算器３゛の和出　。

刃端８は１つの和バス５の第２の部分と接続されており
、それを介して１つの和信号が送信される。最後に、全
加算ｍ３の桁上げ出力端９は１つの桁上げバス７の第２
の部分と接続されており、それを介して１つの桁上げ信
号が送信される。

和バス５は、第５図に示されているように、セルＺ２４
、Ｚ３３およびＺ４２を経て延びている。別の和バス１
０ないし１４はそれぞれＺ１４、Ｚ２３、Ｚ３２および
Ｚ４１を経て、Ｚ１３、Ｚ２２およびＺ３１を経て、Ｚ
１２およびＺ２１を経て、Ｚ３４およびＺ４３を経て、
またはＺ４４を経て延びている。参照符号１５を付され
ているバスは同じ（和バスとして理解されてよいが、バ
ス１５はセルＺ１１を経てしか延びていない、セルＺ１
１ないしＺ１４は、全加算器を含んでいなくてもよいか
ぎり、他のセルよりも簡単に構成されていてよい、それ
らにおいてアンド回路１の出力端はそれぞれ１つの和バ
スの右下の点に接続されている１つの部分と接続されて
おり、それを介して１つの信号が送信される。和バス５
および１０ないし１３の記入されている部分片の各々は
、１つのセルの右下の隅から出る信号が当該の和バス上
ですぐ次に位置するセルの左上の隅、従ってまたその全
加算器３の入力＃４４に供給されることを意味する。

桁上げバス７は第５図中でセルＺ２３、Ｚ３３およびＺ
４３を経て延びている。別の桁上げバス１６ないし１８
はそれぞれセルＺ２４、Ｚ３４およびＺ４４を経て、セ
ルＺ２２、Ｚ３２および２４２を経て、またはセルＺ２
１，２３１およびＺ４１を経て延びている。これらの桁
上げバスの記入されている部分片の各々は、１つのセル
の下側境界で送信されこのセルの桁上げ出力端９から出
発する桁上げ信号が当該の桁上げバス上ですぐ次に位置
するセルの上側境界に、またそこからその全加算−３の
入力端６に供給されることを意味する。

和バス１５．１２．１１および１０の下端から下位の積
ビン）ＰａないしＰａが直接に取出され得る。上位の積
ビットは桁上げバス１８．１７．７および１６の端側の
端子１９ないし２２および和バス５．１３および１４の
端側の端子２３ないし２５から現れる信号から合成され
る。この目的で加算段２６ないし３５が設けられており
、それらのうち段２６ないし２９はそれぞれ延長された
桁上げバス１８．１７．７および１６を経てセルＺ４１
ないしＺ４４と接続されている。延長された桁上げバス
７はさらに段２８および３２を互いに接続し、延長され
た桁上げバス１７は段２７．３１および３４を互いに接
続し、延長された桁上げバス１８は段２６．３０．３３
および３５を互いに接続する。さらに、延長された和バ
ス５は段２６を経て、延長された和バス１３は段２７お
よび３０を経て、延長された和バス１４は段２８．３１
および３３を経て、またもう１つの和バス３６は段２９
．３２．３４および３５を経て延びている。その際、１
つの延長された桁上げバスの各部分片は、１つの桁上げ
信号が１つの加算段の下側境界から、従ってまたそのな
かに位置する加算器の桁上げ出力端から取出され、また
当該の桁上げバス上のそれぞれすぐ次に位置する加算段
の上側境界へ、またそこからそのなかに位置する加算・
　器の１つの入力端へ供給されることを意味する。

他方において、延長された和バスの１つの各部分片は、
１つの段の右下の隅からそのなかに位置する加算器の和
出力端に現れる１つの和信号が取出され、また当該の和
バス上ですぐ次に位置する加算段にその境界の左上の隅
を経てそのなかに位置する加算器の１つの入力端に供給
されることを意味する。段２６ないし３５にはたかだか
２つの入力信号しか供給されないので、それらの加算器
は半加算器として構成されていてよく、このことは参照
符号ＨＡにより示されている。和バス５．１３．１４お
よび３６の下端から積ビットＰ４ないしＰ７が取出され
得る。

第５図では個々の行、たとえばＺ３３、の和および桁上
げ出力端、たとえば８および９（第６図）のなかにそれ
ぞれシフトレジスタ段、たとえば３７および３８、が設
けられており、それらのなかに送信された和および桁上
げ信号がそれぞれ一時記憶される。さらに、別のシフト
レジスタ段、たとえば３９、が入力線ＬＯないしＬ３内
に□挿入されている。すなわち、１つのセル、たとえば
Ｚ３３、の範囲内に位置する１つのこのような入力線の
各分岐、たとえば３９ａ、の前に先行の行の数に相当す
る数のレジスタ段が挿入されている。

いま考察している分岐３９ａまたは行Ｚ３３の場合には
、第３の行のなかに位置する１つのセルであるので、２
つの先行する行が存在する。従って、２つの別のシフト
レジスタ段４０および４１が、ｚ３３に対する分岐３９
ａの上側に位置するし２０部分内に位置している。同様
にして、１つの特定の行のセル、たとえばＺ３１ないし
Ｚ３４、が対応付けられている第２の入力線、たとえば
ＺＬ２、のなかにも先行の行の数に相当する数のシフト
レジスタ段、たとえば４２および４３が挿入されている
。入力線ＺＬ２は、いま考察している場合では、第３の
行のなかに位置するセルＺ３１ないしＺ３４に対応付け
られているので、入力線ＺＬ２は２つのシフトレジスタ
段４２および４３を含んでいる。個々のセル、たとえａ
’Ｚ３３、の出力端におけるシフトレジスタ段、たとえ
ば３７および３８、ならびに第１の入力線における別の
シフトレジスタ段、たとえば３９、は（固々のセル、た
とえばＺ３３内に組入れられるのが目的にかなっている
（第５図では、図面を見易くするため、セルの外側に示
されている）。

第５図には水平に延びる破線ＨＬＩないしＨＬ４が記入
されており、これらの破線はそれぞれ個々の行のなかの
セルの出力端におけるシフトレジスタ段の位置を示して
いる。さて、シフトレジスタ段は下記のようにクロック
される。すなわち、１つの行のセル、たとえばＺ１１な
いしＺ１４、の出力端に現れてかつＨＬ　、１により示
されているシフトレジスタ段に一時記憶されたすべての
信号は１つのクロック周期内で次の行、たとえばＺ２１
ないしＺ２４、に伝達され、次のクロック周期内でこの
行の出力端に現れる信号はそれに続く行、たとえばＺ３
１ないしＺ３４に伝達される（以下同様）、加算段２６
ないし３５も水平線ＨＬ５ないしＨＬ８により示されて
いるシフトレジスタ段によりクロック動作をするので、
積ビットＰ。

ないしＰ７は信号伝達が行われた後に初めて水平線ＨＬ
８を経て与えられる。第２の入力線ＺＬＯないしＺＬ３
のなかの別のシフトレジスタ段、たとえば４２および４
３、ならびに和バス、たとえば１５、のなかに挿入され
ているシフトレジスタ段、たとえば４４ないし４９ａ、
によるクロック動作による禎ビット、たとえばＰＯ％の
伝達のために、ＭＤおよびＭＴからの積形底のために必
要とされるすべての信号はそのつどのクロック周期に関
係して常に２つの相続く水平線、たとえばＨＬ３および
ＨＬ４の間にのみ位置し、従って第５図の水平方向には
それぞれ回路の互いに隣接する部分のみが互いに影響す
る。この特性は垂直方向のいわゆるジストロリツタ回路
構成に相当する。

しかし、水平方向にはＭＴのビット、たとえばｙ２、が
１つの行、たとえばＺ３１ないしＺ３４、のすべてのセ
ルに１つのこのようなりロック周期の間に供給されるの
で、セミシスドロリンク構成という言葉が用いられる。

セミシスドロリンク構成のために、１つの乗数ビットの
供給が導線ＺＬＯないしＺＬ３のなかに挿入されている
ドライバ回路５０ないし５３およびこれらの導線の水平
部分により、特に大きな語では、クロック周期が相応に
大きく選定されなければならないという上記の問題が生
ずる。このことはしかし２つの相続く導線、たとえばＨ
Ｌ２およびＨＬ３、の間の信号の相応に大きな最遅延時
間を意味する。

前記のクロック周期は、１つのクロック周期内でそれぞ
れただ１つの回路段、すなわち２つの隣接する水平導線
、たとえばＨＬ２およびＨＬ３、の間に位置する回路部
分を１つの特定の乗算、たとえばＭＴによるＭＤの乗算
、に対応付けることを許す、他の段は同時に別の乗算の
ために利用され得るので、回路のスループット（計算速
度）は相応に何倍にもされる。この原理は文献中で“パ
イプライン方式”と呼ばれている。

第１図には、本発明により構成された乗算器のブロック
回路図が示されている。第５図と異なり、乗数ＭＴのビ
ットｙ１を供給する第２の人力線ＺＬＩはセルＺ２１な
いしＺ２４を経てではな（セルＺ１１ないしＺ１４を経
て延びている。ｘ。

とｙｌとの間、ｘｌとｙｌとの間、ｘ２とｙＩとの間な
らびにｘ３とｙｌとの間の論理積演算の結果として形成
される部分積ビットがセルＺ２１ないしＺ２４に対応付
けられており、またこれらのなかで和バス１２．１１お
よび１０を経てセル２１２、Ｚ１３およびＺ１４から供
給される和信号と加算されるにもかかわらず、導線ＬＯ
ないしＬ３とＺＬＩとの交差点はそれぞれセルＺ１１な
いしＺ１４の範囲内に位置している。このことから、セ
ルＺ２１ないしＺ２４に対応付けられている部分積ビッ
トの形成はセルＺ１１ないしｚ１４内で行われる。生じ
た部分積ビットは接続導線５４ないし５７を経てそれぞ
れセルＺ２ＬないしＺ２４内に位置する全加算器の１つ
の入力端に供給される。これらの全加算器の第２の入力
端は第５図と同様に和バス１２．１１およびｌＯを経て
得られる和信号を与えられている。すなわち、第５図で
はセルＺ２１ないしＺ２４内で行われる部分積ビットの
形成が、第１図による乗算器ではセルＺ’１１ないしＺ
１４、従ってまた先行の行に割り当てられる。

同様にして、第５図では第３および第４の行のなかで行
われる部分積ビットの形成が、第１図による乗算器では
それぞれ第２および第３の行のなかで行われる。このこ
とは、導線ＺＬ２およびＺＬ３と導線ＬＯないしＬ３と
の交差点がそれぞれ第２および第３の行のセルのなかに
位置するように導線ＺＬ２およびＺＬ３が延びているこ
とにより示されている。

全く一般的に、第１図中で、１つの特定のセル、たとえ
ばＺ３３、のなかでこのセルに１つの和バス、たとえば
５、および１つの桁上げバス、たとえば７、を経て供給
される和および桁上げ信号と加算されるべき部分積ビッ
トは先行の行の相応のセル、たとえばＺ２３、のなかで
論理積演算により形成され、論理積演算の結果は１つの
接続導線、たとえば５８、を経ていま考察しているセル
に供給される。それにより、１つの乗数ビット、たとえ
ばｙ２、の供給の際および部分積ビットの形成の際に生
ずる遅延（先ず第１に１つのドライバ回路、たとえば５
２、および当該の入力線、たとえばＺＬ２、の水平に記
入されている部分の遅延時間により生ずる遅延）を導線
ＨＬＩとＨＬ２との間の部分回路の最遅延時間に移すこ
とができる。接続導線、たとえば５８、のなかには、そ
れぞれ先行の行、たとえばＺ２３、のセルに対応付けら
れ得る１つのシフトレジスタ段、たとえば５９、が挿入
されている。このシフトレジスタ段は第１図中には、単
に図面を見易（する理由から、Ｚ２３の外側に示されて
いる。重要なことは、シフトレジスタ段５９が、セル２
２１ないしＺ２４の出力端に接続されている他のシフト
レジスタ段と共に同時にクロックされることであり、こ
のことは導線ＨＬ２により示されている。

セルＺ１１ないしＺ３４、すなわち最初の３つの行のす
べてのセル、は第１図によれば接続導線、たとえば５８
、に対する出力端を有し、これらの出力端はすぐ後に続
く行のそれぞれ相応のセルの全加算器の入力端に導かれ
ている。すべてのこれらの出力端にはシフトレジスタ段
、たとえば５９、が設けられている。これらのシフトレ
ジスタ段によりセル２２１ないしＺ４４に、それらに対
応付けられている部分積ビットがそれぞれ先行の行の和
および桁上げ信号と同時に供給される。それによって、
セルＺ２１ないしＺ２４から形成される第２の行、セル
Ｚ３１ないしＺ３４から形成される第３の行およびセル
Ｚ４１ないしＺ４４から形成される第４の行の段遅延時
間はそれぞれそれらのなかに含まれている全加算器の処
理時間に減少する。前記の遅延は乗数ビットの供給の際
にそれぞれ先行の行の段遅延時間に含まれるので、それ
らが全加算器の遅延時間を越えないかぎり、それらは全
く現れない。それらが全加算器の遅延時間を越えること
は、被乗数ＭＤが実際上無意味な大きな語幅を有する際
にしか起こり得ないであろう。

第１図の他の部分は既に第５図により説明されており、
第５図中に使用されている参照符号を付されている。

第２図には、第１図による乗算器の本発明により構成さ
れた１つのセル、たとえばＺ３３、が示されている。第
６図に相応して第２図でも、入力端２．４および６と１
つの和出力端８と１つの桁上げ出力端９とを有する１つ
の全加算器３が設けられている。入力端２は接続線５日
と、入力端４は和バス５と、また入力端６は桁上げバス
７と接続されている。和出力端８は和バス５のすぐ次の
部分片と、また桁上げ出力端９は桁上げバス７のすぐ次
の部分片と接続されている。１つのアンド回路６０の一
方の入力端は回路点６１内で入力線Ｌ２と、また他方の
入力端は回路点６２内で入力線ＺＬ３と接続されている
。シフトレジスタ段３７．３８および３９は第２図中で
セルＺ３３のなかに組込まれている。同様に、アンド回
路６０の出力端に接続されておりセルＺ４３の入力端２
に通ずる接続線に挿入されている１つのシフトレジスタ
段６３がセルＺ３３の構成部分として示されている。

第３図には、互いに同種に構成された第、１図のセルＺ
１１ないしＺ１４の１つのブロック回路図、たとえばセ
ルＺ１３のブロック回路図、が示されている。ビットｘ
２およびｙｏからアンド回路６３ａ内で、論理０もしく
は論理１に相当する１つの部分積ビットが形成される。

この部分積ビットは和バス１１を経てセルＺ２２に送信
される。

和または桁上げ信号が供給されないので、１つの全加算
器は省略され得る。Ｚ２３内て゛必要とされる部分積ビ
ットを形成するため１つのアンド回路６４が設けられて
おり、その入力端はそれぞれ導線ＺＬ２およびＺＬＩと
接続されている。アンド回路６４の出力端は、Ｚ２３の
全加算器の１つの入力端に導かれている接続線５６と接
続されている。既に説明したシフトレジスタ段４１とな
らんで別のシフトレジスタ段６５および６６が接続線５
６および和バス１１に挿入されている。

第４図には、第２図に概要を示されているセルＺ３３の
回路技術的な構成が示されている。第４図で全加算器３
は１つのノア回路６７を含んでおり、その両人刃端は全
加算器３の入力端２および６に接続されている。１つの
アンド回路６８の両人刃端は同じく全加算器３の入力端
２および６に接続されている。ノア回路６７およびアン
ド回路６８の出力端は１つのノア回路６９の入力端に導
かれている。ノア回路６９の出力端は１つのノア回路７
０の第１の入力端に接続されており、その第２の入力端
は全加算器３０入力端４に接続されている。１つのアン
ド回路７１は、同じくノア回路６９の出力端および全加
算器３の入力端４に接続されている２つの入力端を有す
る。ノア回路７０およびアンド回路７１の出力端は１つ
のノア回路７２の両人刃端に接続されており、その出力
端は全加算器３の和出力端を形成している。ノア回路６
７の出力端はさらに１つのノア回路７３の第１の入力端
に導かれている。最後に、入力端でノア回路６９の出力
端および全加算器３の入力端４に接続されている１つの
アンド回路７４の出力端がノア回路７３の第２の入力端
に接続されている。ノア回１ｉ７３の出力端は全加算器
の反転された桁上げ出力端９を成している。

シフトレジスタ段３７は、詳細には、第１の電界効果ト
ランジスタ７５、第１のインバータ７６、第２の電界効
果トランジスタ７７および第２のインバータ７８の直列
接続から成っており、その出力端は桁上げバス７の桁上
げ信号を導く部分と接続されている。トランジスタ７５
のゲートは、クロック電圧φ閂を与えられる端子８０を
有する１つの導線７９を経て駆動される。同様に、トラ
ンジスタ７７のゲートは、クロック電圧φＳを与えられ
る端子８２を有する１つの導線８１を経て駆動される。

、１つのクロックパルスφ１の生起の際に、出力端９に
与えられている桁上げ信号がインバータ７６の入力端に
伝達される。クロックパルスφ、と合致してはならない
１つのクロックパルスφＳの生起の際には、桁上げ信号
はトランジスタ７７およびインバータ７８を経て桁上げ
バス７に送信され、他方においてトランジスタ７５は阻
止状態となる。シフトレジスタ段３８．３９および６３
はシフトレジスタ段３７と同様に構成されており、それ
らのトランジスタはトランジスタ７５および７７と一緒
に導線７９および８１を経て駆動される。

第２ないし第４の行のセルは第４図のように構成されて
いるのが有利である。第４図でセルＺ２４、Ｚ３４およ
びＺ４４の入力端４は論理０を与えられている。

これまでに説明した４桁の被乗数および乗数に対する乗
算器は、本発明を説明するための１つの実施例に過ぎな
い。本発明の発明思想はもちろん任意の桁数を有する２
進数を対象とするセル構造化された乗算器にも応用可能
である。

以上に説明した本発明の実施例と異なり、アンド回路６
０の代わりにすべてのセル内に１つのナンド回路が使用
されることは目的にかなっている。この場合には、それ
ぞれ反転された部分積ビットがそれらに対応付けられて
いるセルに伝達される。この場合、全加算器内で形成さ
れた桁上げ信号も出力端９にそれぞれ反転されて与えら
れることが有利であり、その際に受信された部分積ビッ
トおよび桁上げ信号の反転は全加算Ｂ３内で相応に考慮
に入れられる。

さらに、第１図に示されている実施例と異なり、水平線
ＨＬＩないしＨＬ８のひとつ、または複数により示され
ているシフトレジスタ段は省略され得る。この省略は、
１つのクロック周期が１つの全加算器３の処理時間の何
倍もに相当する場合に可能である。

【図面の簡単な説明】

第１図は本発明により構成された乗算器のブロック回路
図、第２図は第１図による乗算器の１つのセルのプロ・
ツク回路図、第３図は第１図による乗算器の１つの簡単
化されたセルのブロック回路図、第４図は第２図による
セルを回路技術的に実現した例を示す回路図、第５図は
公知のセミシストロリック構成を有するセル構造化され
たディジタル乗算器のブロック回路図、第６図は第５図
による１つのセルのブロック回路図である。 ３・・・全加算器、７・・・桁上げバス、１０〜１２・
・・和バス、１５・・・和バス、１６〜１８・・・桁上
げハス、２６〜３５・・・加算段、３７〜４３・・・シ
フトレジスタ段、５０〜５３・・・ドライバ回路、５９
．６３・・・シフトレジスタ段、６３ａ、６４・・・ア
ンド回路、６５．６６・・・シフトレジスタ段、６７・
・・ノア回路、６８・・・アンド回路、６９．７０・・
・ノア回路、７１・・・アンド回路、７３・・・ノア回
路、７５．７７・・・電界効果トランジスタ、７６．７
７・・・インバータ、７９．８１・・・共通線、ＬＯ〜
Ｌ３・・・入力線、ＭＤ・・・被乗数、ＭＴ・・・乗数
、ＬＯ−Ｌ３・・・被乗数入力線、Ｐ　ｏ　＝　Ｐ　？
・・・積ビット、Ｚ１１〜Ｚ４４・・・セル、ＺＬＯ〜
ＺＬ３・・・乗数人力線。 ＦＩＧ＋

Claims (1)

1. 【特許請求の範囲】 １）セミシストロリック構成を有するセル構造化された
   ディジタル乗算器であって、 １つの被乗数のすべてのビットが１つの乗数のそれぞれ
   １つのビットと部分積の１つの群として論理積演算され
   、また各乗数ビットに対して１つのこのような群が形成
   され、 第１の行のなかに配置されているセルは部分積の第１の
   群に個々に対応付けられており、この部分積の第１の群
   は最下位の乗数ビットとそれぞれ論理積演算されたすべ
   ての被乗数ビットから成っており、 後に対応付けられている別の行のなかに位置するセルは
   部分積の別の群に対応付けられており、その際に各別の
   行のセルはすべての被乗数ビットと単一の乗数ビットと
   の論理積演算により形成された部分積ビットに個々に対
   応付けられており、またそれぞれ利用される乗数ビット
   の位は行から行へと上昇し、 被乗数ビットで占められる第１の入力線がこれらに対応
   付けられているセルに延びており、乗数ビットで占めら
   れる第２の入力線が設けられており、第２の入力線の各
   々が、１つの行のなかに位置しており第２の入力線を介
   して供給される乗数ビットに対応付けられているすべて
   のセルに延びており、 互いに加算すべき同一の位の部分積に対応付けられてい
   るセルを経て延びている和バスが設けられており、 互いに加算すべき上昇する位の部分積に対応付けられて
   いるセルを経て延びている桁上げバスが設けられており
   、 セル内に、１つの和バスを経て供給された和信号と、場
   合によっては１つの桁上げバスを経て供給される桁上げ
   信号と、セルに対応付けられている部分積とを加算する
   ためのそれぞれ１つの全加算器が設けられており、 セル内に、１つの被乗数ビットと１つの乗数ビットとの
   論理積演算をするためのそれぞれ１つの論理回路が設け
   られており、 セル内に、全加算器の和出力端および桁上げ出力端の後
   に接続されているシフトレジスタ段が設けられており、 第１および第２の入力線内に別のシフトレジスタ段が、
   １つの行のセルに延びているすべての入力線がそれぞれ
   たかだか先行の行の数に相当する数の別のシフトレジス
   タ段を含むように挿入されており、 和バスおよび桁上げバスの端から取出し可能なディジタ
   ル信号が積ビットとして合成されるディジタル乗算器に
   おいて、 １つの部分積ビットを形成するための１つの論理回路と
   、この部分積ビットを１つの和信号および場合によって
   は１つの桁上げ信号と加算するための１つの全加算器と
   がそれぞれ、異なる行内に位置する２つの隔離されたセ
   ル（Ｚ２３、Ｚ３３）内に配置されており、全加算器を
   含むセル（Ｚ３３）が論理回路を含むセル（Ｚ２３）の
   後にそれぞれ接続されており、また論理回路の出力端が
   １つの接続線（５８）を介して全加算器の入力端に導か
   れており、この接続線（５８）に、形成された部分積を
   一時記憶するための１つのシフトレジスタ段（５９）が
   挿入されていることを特徴とするディジタル乗算器。 ２）論理回路を含むセル（Ｚ２３）および全加算器を含
   むセル（Ｚ３３）がそれぞれ相前後して１つの同じ桁上
   げバス（７）に接続されていることを特徴とする特許請
   求の範囲第１項記載のディジタル乗算器。 ３）第１の行のなかに配置されているセル（Ｚ１１ない
   しＺ１４）が、第２の行のセル（Ｚ２１ないしＺ２４）
   に対応付けられている部分積ビットを形成するための第
   １の論理回路（６４）とならんでそれらに対応付けられ
   ている部分積ビットを形成するためのそれぞれ１つの第
   ２の論理回路（６３ａ）を含んでおり、また第２の論理
   回路（６３ａ）の出力端が和バス（１５、１２、１１、
   １０）と接続されていることを特徴とする特許請求の範
   囲第１項または第２項記載のディジタル乗算器。 ４）第１の行のなかに配置されているセル（Ｚ１１ない
   しＺ１４）の第２の論理回路（６３ａ）の出力端にそれ
   ぞれシフトレジスタ段（６６）が設けられていることを
   特徴とする特許請求の範囲第３項記載のディジタル乗算
   器。 ５）第２の入力線（ＺＬ０ないしＺＬ３）にそれぞれ、
   出力側で別のシフトレジスタ段（４２、４３）に接続さ
   れているドライバ回路（５０ないし５３）が挿入されて
   いることを特徴とする特許請求の範囲第１項ないし第４
   項のいずれか１項に記載のディジタル乗算器。 ６）シフトレジスタ段（３７、３８、３９、６３）がそ
   れぞれ、第１の電界効果トランジスタ（７５）、第１の
   インバータ（７６）、第２の電界効果トランジスタ（７
   ７）および第２のインバータ（７８）から成っており、
   １つの行のセルの出力端に配置されているすべてのシフ
   トレジスタ段（３７、３８、３９、６３）の第１または
   第２の電界効果トランジスタ（７５、７７）のゲートが
   それぞれ１つの共通線（７９または８１）を介して駆動
   可能であることを特徴とする特許請求の範囲第１項ない
   し第５項のいずれか１項に記載のディジタル乗算器。