JPS62157943A - ３つのバイナリ・ワ−ドを加算する回路 - Google Patents
３つのバイナリ・ワ−ドを加算する回路Info
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- JPS62157943A JPS62157943A JP61306708A JP30670886A JPS62157943A JP S62157943 A JPS62157943 A JP S62157943A JP 61306708 A JP61306708 A JP 61306708A JP 30670886 A JP30670886 A JP 30670886A JP S62157943 A JPS62157943 A JP S62157943A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/509—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔利用分野〕
本発明はバイナリ・アダーすなわち加ａ、器の分野に関
する。
する。
〔従来技術〕
代表的なバイナリ・アダーにおいては、前のセルからの
キャリーイン信号をそれぞれ受信する複数のセルが使用
されている。キャリー信号は、１つのセルから次のセル
に伝搬される。このような伝搬は、特に大きなバイナリ
・ワードにおいては、加算をいくらか遅くする。いくつ
かの事例では、このプロセスをスピード・アップするた
め、キャリー・ルックアヘッド回路が使用されている。
キャリーイン信号をそれぞれ受信する複数のセルが使用
されている。キャリー信号は、１つのセルから次のセル
に伝搬される。このような伝搬は、特に大きなバイナリ
・ワードにおいては、加算をいくらか遅くする。いくつ
かの事例では、このプロセスをスピード・アップするた
め、キャリー・ルックアヘッド回路が使用されている。
３つのディジタル・ワードが従来技術の回路で加算され
る場合、第１図を参照して後述するように、２つのキャ
リー信号路が与えられ、そのためさらに大きな遅延を生
じていた。
る場合、第１図を参照して後述するように、２つのキャ
リー信号路が与えられ、そのためさらに大きな遅延を生
じていた。
したがって、本発明は、単一のキャリー信号路だけで３
つのバイナリ・ワードを加算するアダーを提供する。
つのバイナリ・ワードを加算するアダーを提供する。
３つのバイナリ・ワードを加算する回路について説明す
る。この回路は複数の第１回路を含み、その第１回路の
それぞれは３つのバイナリ・ワードの同じ桁の１ビット
を受信しかつ一方のビットが他方のビットよりも低い桁
である２ビットのバイナリ出力を与える。また、キャリ
ー入力およびキャリー出力端子をそれぞれ有する複数の
アダー・セルを使用している。これらセルは、１つのセ
ルのキャリー出力端子の１つが次のセルのキャリー入力
端子の１つに直列接続するように、直列に接続されてい
る。第１回路の１つからの低位桁のビットがセルの１つ
に接続し、かつ第１回路の同じ回路からの他のビットが
次のセルに直列に接続するようＫ、第１回路はセルに接
続している。このようにして、単一のキャリー信号路だ
けを使用している。
る。この回路は複数の第１回路を含み、その第１回路の
それぞれは３つのバイナリ・ワードの同じ桁の１ビット
を受信しかつ一方のビットが他方のビットよりも低い桁
である２ビットのバイナリ出力を与える。また、キャリ
ー入力およびキャリー出力端子をそれぞれ有する複数の
アダー・セルを使用している。これらセルは、１つのセ
ルのキャリー出力端子の１つが次のセルのキャリー入力
端子の１つに直列接続するように、直列に接続されてい
る。第１回路の１つからの低位桁のビットがセルの１つ
に接続し、かつ第１回路の同じ回路からの他のビットが
次のセルに直列に接続するようＫ、第１回路はセルに接
続している。このようにして、単一のキャリー信号路だ
けを使用している。
以下、添付の図面に基づいて、本発明の実施例について
説明する。
説明する。
３つのバイナリ・ワードを加算する回路について説明す
る。以下の説明において、特定の回路、ビット数など多
数の特定な記載は、本発明の理解を助けるだめのもので
あって、本発明は何らこれら詳細な記載に限定されない
ことは当業者には明白であろう。また、周知のプロセシ
ングや論理回路については、本発明を不明瞭にしないよ
う肛細な説明は省略する。
る。以下の説明において、特定の回路、ビット数など多
数の特定な記載は、本発明の理解を助けるだめのもので
あって、本発明は何らこれら詳細な記載に限定されない
ことは当業者には明白であろう。また、周知のプロセシ
ングや論理回路については、本発明を不明瞭にしないよ
う肛細な説明は省略する。
本発明の加算回路は、３２ビット・マイクロプロセッサ
の一部として形成されでいる。マイクロプロセッサは、
相補形金属−酸化膜一半導体ＣＣＭＯ８）技術を用いて
単一基板上に製造されている。
の一部として形成されでいる。マイクロプロセッサは、
相補形金属−酸化膜一半導体ＣＣＭＯ８）技術を用いて
単一基板上に製造されている。
なお、他の技術、バイポーラ、ｎ−ＭＯ８ＳＳＯ８など
を使用して本発明を実現してもよい。
を使用して本発明を実現してもよい。
第１図の従来の加算装置
本発明のよりよき理解のため、先ず従来例について説明
する。第１図において、各ワード長が３２ビットである
３つのバイナリ・ワードＸ ｎ ＋ Ｙ ｎ ＋ Ｚｎ
を加算する必要があると仮定する。従来技術では、第１
図のセル１０．ｌＬ１２，１６，１７．１８．１９に示
すような標準アダー・セルが使用されている。
する。第１図において、各ワード長が３２ビットである
３つのバイナリ・ワードＸ ｎ ＋ Ｙ ｎ ＋ Ｚｎ
を加算する必要があると仮定する。従来技術では、第１
図のセル１０．ｌＬ１２，１６，１７．１８．１９に示
すような標準アダー・セルが使用されている。
各セルは、２つの入力信号とキャリーイン信号を受信し
、かつ出力合計信号とキャリーアウト信号を供給する。
、かつ出力合計信号とキャリーアウト信号を供給する。
合計信号は次の式で表わされる。
Σ＝Ｙｎ■Ｚｎ■Ｃｎ
ここでＸおよびＹは入力、ａｎはキャリーイン信号であ
る。■は、′排他ＯＲ” 機能を表わしている。各セル
のキャリーアウト信号は、次の式で示される。
る。■は、′排他ＯＲ” 機能を表わしている。各セル
のキャリーアウト信号は、次の式で示される。
Ｃｏｕｔ＝Ｙｎ−Ｚｎ＋（Ｙｎ＋Ｚｎ） ・Ｃｎここで
＋は「ＯＲ」機能を表わし、・は「論理Ａ■」 機能を
表わしている。
＋は「ＯＲ」機能を表わし、・は「論理Ａ■」 機能を
表わしている。
第１図に示すような従来技術において、セル１０゜１１
．１２のような直列接続した第１セル群は、入力として
２つのバイナリ・ワードＹｎおよびＺｎを受信する。こ
れら第１回路は、セル１０．１１との間のライン１４で
示すようなキャリー信号直列路と、直列路の最終端にお
けるセル１２のキャリーアウト信号ライン１５を有して
いる。
．１２のような直列接続した第１セル群は、入力として
２つのバイナリ・ワードＹｎおよびＺｎを受信する。こ
れら第１回路は、セル１０．１１との間のライン１４で
示すようなキャリー信号直列路と、直列路の最終端にお
けるセル１２のキャリーアウト信号ライン１５を有して
いる。
第２セル群は、直列に接続したキャリーインおよびキャ
リーアウト端子を有している。たとえばセル１６はライ
ン２０を介してセル１７に接続している。各第２回路は
、第１回路の１つからのΣ信号とワードＸＨの１ビット
を受信する。たとえば、セル１７はセル１１からのΣ信
号とＸ１信号を受信する。
リーアウト端子を有している。たとえばセル１６はライ
ン２０を介してセル１７に接続している。各第２回路は
、第１回路の１つからのΣ信号とワードＸＨの１ビット
を受信する。たとえば、セル１７はセル１１からのΣ信
号とＸ１信号を受信する。
３つのバイナリ・ワードの合計は、第２セル群のΣ端子
に供給され、たとえばＳＵＭ ３１はセル１８によシ供
給され、かつ３つのバイナリ・ワードの合計のキャリー
アウト信号は、セル１９のキャリーアウト端子における
ライン２１において供給される。
に供給され、たとえばＳＵＭ ３１はセル１８によシ供
給され、かつ３つのバイナリ・ワードの合計のキャリー
アウト信号は、セル１９のキャリーアウト端子における
ライン２１において供給される。
第１図に示すように、２つのキャリー信号路があシ、一
方はセル１０．１１．１２に関連し、他方はセル１６．
１７，１８．１９に関している。図示のように、セル１
１は、セル１０からキャリーアウト信号を受信するまで
計算を完了することはできず、またセル１７は、セル１
１からΣ信号を受信するまでその計算を完了することは
できない。したがって、２つのキャリー信号路は、単一
のキャリー信号路よりもさらに遅延を生じる。
方はセル１０．１１．１２に関連し、他方はセル１６．
１７，１８．１９に関している。図示のように、セル１
１は、セル１０からキャリーアウト信号を受信するまで
計算を完了することはできず、またセル１７は、セル１
１からΣ信号を受信するまでその計算を完了することは
できない。したがって、２つのキャリー信号路は、単一
のキャリー信号路よりもさらに遅延を生じる。
第２図の本発明の実施例
第２図の加算回路は、複数の第１回路３０ 、３２ 。
３３．３４を含んでいる。各第１回路は、各ディジタル
・ワードから同じ桁の１ピツトを受信する。
・ワードから同じ桁の１ピツトを受信する。
したがって、回路３０はＸＯ＋ Ｙｏ ＋ ｚＯを受信
するように接続し、回路３２はＸ、 ＋ Ｙ’＋ ＋
Ｚ、を受信し以下同様である。各第１回路は、３つの入
力ビットを加算し、合計を表わす２つの出力信号を供給
する。これら出力信号の一方は他方よりも低位桁のもの
である。これら２つのビットは、回路３０において、ラ
イン４１に接続したΣ出力（低い桁）およびライン４２
に接続したＣ出力（高い桁）として示されている。第２
図の第１回路によシ行なわれる特定の論理機能は、第４
図に示されておシ、またこの機能を得るだめの回路もま
た第４図に示されている。
するように接続し、回路３２はＸ、 ＋ Ｙ’＋ ＋
Ｚ、を受信し以下同様である。各第１回路は、３つの入
力ビットを加算し、合計を表わす２つの出力信号を供給
する。これら出力信号の一方は他方よりも低位桁のもの
である。これら２つのビットは、回路３０において、ラ
イン４１に接続したΣ出力（低い桁）およびライン４２
に接続したＣ出力（高い桁）として示されている。第２
図の第１回路によシ行なわれる特定の論理機能は、第４
図に示されておシ、またこの機能を得るだめの回路もま
た第４図に示されている。
第２図の加算回路は、複数の第２回路３５．３６゜３７
．３８を使用し、各回路は第１図の従来回路において使
用されている栓型アダー・セルの１つである。前述した
ように、これら各セルは、２つの入力信号とキャリーイ
ン信号を受信し、出力合計信号とキャリーアウト信号を
供給する。セルのキャリーアウトおよびキャリーイン端
子は、直列に接続し、キャリー信号路を形成している。
．３８を使用し、各回路は第１図の従来回路において使
用されている栓型アダー・セルの１つである。前述した
ように、これら各セルは、２つの入力信号とキャリーイ
ン信号を受信し、出力合計信号とキャリーアウト信号を
供給する。セルのキャリーアウトおよびキャリーイン端
子は、直列に接続し、キャリー信号路を形成している。
たとえは、セル３５のキャリーアウト端子はライン４０
を介してセル３６のキャリーイン端子に接続している。
を介してセル３６のキャリーイン端子に接続している。
第２図の第１回路は、１つの第１回路からの低位桁のビ
ットが１つのセルに接続しかつ上記第１回路の１つから
のビットの他方が、キャリー信号路に沿って直列接続し
た次のセルに接続するように接続している。たとえは、
回路３０からのΣ出力はライン４１を介してセル３５の
一入力に接続し、回路３０からの他の出力（Ｃ）はライ
ン４２を介してセル３６の一入力に接続している。
ットが１つのセルに接続しかつ上記第１回路の１つから
のビットの他方が、キャリー信号路に沿って直列接続し
た次のセルに接続するように接続している。たとえは、
回路３０からのΣ出力はライン４１を介してセル３５の
一入力に接続し、回路３０からの他の出力（Ｃ）はライ
ン４２を介してセル３６の一入力に接続している。
第２図の実施例においては、３つの３２ビット・ワード
が加算される。３２個の第１回路と３３個のセルが使用
されている。最初のセル３５はゼロのキャリーインを受
信し、かつその端子の１つはゼロ入力を受信する。最後
のセル３８は端子の１つニオいてゼロ入力を受信し、か
つキャリーアウト端子（ライン３９）は３つのバイナリ
・ワードの合計のキャリーアウトを表わしている。３２
ビットの合計信号の１ビットは、たとえばＳＵＭＯ（ラ
イン４３）およびＳＵＭ、 （ライン４４）に示すよう
に各セルにおいて供給される。
が加算される。３２個の第１回路と３３個のセルが使用
されている。最初のセル３５はゼロのキャリーインを受
信し、かつその端子の１つはゼロ入力を受信する。最後
のセル３８は端子の１つニオいてゼロ入力を受信し、か
つキャリーアウト端子（ライン３９）は３つのバイナリ
・ワードの合計のキャリーアウトを表わしている。３２
ビットの合計信号の１ビットは、たとえばＳＵＭＯ（ラ
イン４３）およびＳＵＭ、 （ライン４４）に示すよう
に各セルにおいて供給される。
第２図の第１回路とセルとの間で形成される接続におい
ては、キャリー信号路の１つが除去されている。すなわ
ち、第１回路３０，３２，３３．３４に付随するキャリ
ー信号路がない。このように第２図の単一のキャリー信
号路によシ、第２図の別話回路はよυ速く合計信号を供
給できる。また第１回路は、それらの出力を同時に供給
できる。
ては、キャリー信号路の１つが除去されている。すなわ
ち、第１回路３０，３２，３３．３４に付随するキャリ
ー信号路がない。このように第２図の単一のキャリー信
号路によシ、第２図の別話回路はよυ速く合計信号を供
給できる。また第１回路は、それらの出力を同時に供給
できる。
第２図または第３図には示していないが、合計を供給す
るのに回路が要する時間をさらに減少するため、キャリ
ー・ルックアヘッド機構が使用されている。特定のキャ
リー・ルックアヘッド機構は、本出顯人に譲渡された、
１９８６年１月２１日出願の米国特許願第８２９ 、３
８４号、発明の名称「最適にパーティションする記憶再
生キャリ・ルックアヘッド−アダー」に開示されている
。
るのに回路が要する時間をさらに減少するため、キャリ
ー・ルックアヘッド機構が使用されている。特定のキャ
リー・ルックアヘッド機構は、本出顯人に譲渡された、
１９８６年１月２１日出願の米国特許願第８２９ 、３
８４号、発明の名称「最適にパーティションする記憶再
生キャリ・ルックアヘッド−アダー」に開示されている
。
第３図の実施例
第３図は、第２図の回路の別の実施例を示している。第
３図の回路は、それぞれ３２ビット・ワードであるＸお
よびＹと、十進法のＯ−３の値を有する２とを訓話する
のに使用される。一般に使用されているような３２ビッ
ト合計は必要なく、ＯＲゲート５８の出力（ライン６０
）に示されている出力信号だけを必要としている。すな
わち、第３図の回路は、メモリ管理装置におけるセグメ
ント・リミット・バイオレーションの決定に関して使用
される。この用途では、第２キヤリー信号路に付随した
遅延は、バイオレーション状態が比較的短い所定の期間
内で決定されなければならないので、重大な問題を生じ
ることになる。
３図の回路は、それぞれ３２ビット・ワードであるＸお
よびＹと、十進法のＯ−３の値を有する２とを訓話する
のに使用される。一般に使用されているような３２ビッ
ト合計は必要なく、ＯＲゲート５８の出力（ライン６０
）に示されている出力信号だけを必要としている。すな
わち、第３図の回路は、メモリ管理装置におけるセグメ
ント・リミット・バイオレーションの決定に関して使用
される。この用途では、第２キヤリー信号路に付随した
遅延は、バイオレーション状態が比較的短い所定の期間
内で決定されなければならないので、重大な問題を生じ
ることになる。
第３図の実施例では、複数の第１回路５５，５６゜５７
が使用されている。とれら回路は、Ｘ２．Ｙ２からＸ１
１．Ｙ３．までのようなＸおよびＹバイナリ・ワードを
受信する。各回路は、これら２つのディジタル・ビット
を受信しかつ出力ΣおよびＣ信号を供給する。回路５５
．５６．５７としてこの実施例で使用されている回路は
、第５図に示されている。回路５３は、第２図の第１回
路と同じ回路で、第４図に示されている。第１図におい
て使用されているような複数の標準セルを使用すること
もできるが、「合計」出力は必要なく、キャリーアウト
信号だけが必要である。第３図の回路においては、ｎ個
のセル（３２回路）とともに、ｎ−２個の第１回路（３
０回路）が使用されている。
が使用されている。とれら回路は、Ｘ２．Ｙ２からＸ１
１．Ｙ３．までのようなＸおよびＹバイナリ・ワードを
受信する。各回路は、これら２つのディジタル・ビット
を受信しかつ出力ΣおよびＣ信号を供給する。回路５５
．５６．５７としてこの実施例で使用されている回路は
、第５図に示されている。回路５３は、第２図の第１回
路と同じ回路で、第４図に示されている。第１図におい
て使用されているような複数の標準セルを使用すること
もできるが、「合計」出力は必要なく、キャリーアウト
信号だけが必要である。第３図の回路においては、ｎ個
のセル（３２回路）とともに、ｎ−２個の第１回路（３
０回路）が使用されている。
第１セル５０は、キャリーイン信号としてＸ０ＩＹｏ、
ｚｏを受信する。次のセル５１は、回路５３からのΣ信
号を受信し、それの他方の端子（ライン５４）はバイナ
リ・ゼロを受信する。回路５３゜５５．５６．５７は第
２図に関して述べた方法と同様の方法でセルに接続して
いる。ＯＲゲート５８は、セル５９からのキャリーアウ
ト信号と回路５ＴからのＣ信号とを受信する。
ｚｏを受信する。次のセル５１は、回路５３からのΣ信
号を受信し、それの他方の端子（ライン５４）はバイナ
リ・ゼロを受信する。回路５３゜５５．５６．５７は第
２図に関して述べた方法と同様の方法でセルに接続して
いる。ＯＲゲート５８は、セル５９からのキャリーアウ
ト信号と回路５ＴからのＣ信号とを受信する。
第４図に関し、第２図の回ｊ８３０まだは第３図の回路
５３は、２つの排他ＯＲゲート６５．６６および４つの
ＮＡＮＤゲート６７．６８，６９．７０を含んでいる。
５３は、２つの排他ＯＲゲート６５．６６および４つの
ＮＡＮＤゲート６７．６８，６９．７０を含んでいる。
ゲート６５は、（同じ桁の）ＸおよびＹワードの１ビッ
トを受信するように接続し、ゲート６６はゲート６５の
出力と同じ桁の、２ワードの１ビットとを受信する。ゲ
ート６６の出力における合計信号は、Σ＝Ｘ■Ｙ■２で
表わされる。
トを受信するように接続し、ゲート６６はゲート６５の
出力と同じ桁の、２ワードの１ビットとを受信する。ゲ
ート６６の出力における合計信号は、Σ＝Ｘ■Ｙ■２で
表わされる。
ゲート６７はＸおよびＹワードの１ビットを受信し、ゲ
ート６８はＸおよび２ワードの１ビット、ゲート６９は
Ｙおよび２ワードの１ビットを受信する。ゲート６７．
６８．６９の出力は、ゲート７００Å力である。Ｃ信号
は、ゲート７０の出力において得られ、これはＣ＝Ｘ嘩
ｙ＋ｙ −ｚ＋ｙ・２で表わされる。
ート６８はＸおよび２ワードの１ビット、ゲート６９は
Ｙおよび２ワードの１ビットを受信する。ゲート６７．
６８．６９の出力は、ゲート７００Å力である。Ｃ信号
は、ゲート７０の出力において得られ、これはＣ＝Ｘ嘩
ｙ＋ｙ −ｚ＋ｙ・２で表わされる。
たとえば、第３図の回路５５，５６．５７として使用し
得る第５図の回路は、排他ＯＲゲート７３とＡＮＤゲー
ト７４を含んでいる。ＸおよびＹ信号は、これらゲート
の入力であシ、Ｃ出力はゲート７４の出力で得られ、Σ
出力はゲート７３の出力で得られる。
得る第５図の回路は、排他ＯＲゲート７３とＡＮＤゲー
ト７４を含んでいる。ＸおよびＹ信号は、これらゲート
の入力であシ、Ｃ出力はゲート７４の出力で得られ、Σ
出力はゲート７３の出力で得られる。
第１図〜第５図の回路は、当技術分野で周知のタイミン
グ信号とともに、最もひんばんに使用される。
グ信号とともに、最もひんばんに使用される。
以上のように、本発明は、単一のキャリー信号路だけを
有する３人カアダーに関する。
有する３人カアダーに関する。
【図面の簡単な説明】
第１図は３つのバイナリ・ワードを加算するのに使用さ
れる従来のアダー回路のブロック図、第２図は本発明に
よる加算器回路のブロック図、第３図は３つのバイナリ
−ワードが０−３の範囲である第２図の回路の別の実施
例、第４図は第２図および第３図の加算器回路において
使用される回路の１つの電気回路図、第５図は第３図の
加算器回路において使用される回路の電気回路図でおる
。 ３０．３２．３３．３４・・・・第１回路、３５ 、３
Ｂ 。 ３７．３８・・・・第２回路、５５，５６．５７・・・
・第１回路、５３・・・・第３回路、５８・・・・ＯＲ
ゲート、６５．６６・・昏・排他ＯＲゲート、６７．６
８，６９．７０・ ＋１＠ −ＮＡＮＤゲート、γ３
・・・・排他ＯＲゲート、Ｔ４・・・・ＡＮＤゲート。
れる従来のアダー回路のブロック図、第２図は本発明に
よる加算器回路のブロック図、第３図は３つのバイナリ
−ワードが０−３の範囲である第２図の回路の別の実施
例、第４図は第２図および第３図の加算器回路において
使用される回路の１つの電気回路図、第５図は第３図の
加算器回路において使用される回路の電気回路図でおる
。 ３０．３２．３３．３４・・・・第１回路、３５ 、３
Ｂ 。 ３７．３８・・・・第２回路、５５，５６．５７・・・
・第１回路、５３・・・・第３回路、５８・・・・ＯＲ
ゲート、６５．６６・・昏・排他ＯＲゲート、６７．６
８，６９．７０・ ＋１＠ −ＮＡＮＤゲート、γ３
・・・・排他ＯＲゲート、Ｔ４・・・・ＡＮＤゲート。
Claims (4)
- （１）３つの各バイナリ・ワードの同じ桁の１ビットを
それぞれ受信し、かつ一方のビットが他方のビットより
も低位桁である２ビットのバイナリ出力をそれぞれ供給
する複数の第１回路と； キャリー入力およびキャリー出力端子をそれぞれ有して
いる複数のアダー・セルにして、上記セルの１つの上記
キャリー出力端子の１つが、直列接続している上記セル
の次のセルの上記キャリー入力端子の１つに接続するよ
うに直列に接続している複数のアダー・セル とから成り、上記第１回路は、上記低位桁の上記ビット
の一方が上記セルの１つに接続し、かつ上記ビットの他
方が、直列接続した上記セルの次のセルに接続している
ように、上記セルに接続して、３つのバイナリ・ワード
は単一のキャリー信号路だけで加算されることを特徴と
する、３つのバイナリ・ワードを加算する回路。 - （２）それぞれ少くともｎ個のビットを有する３つのバ
イナリ・ワードを加算する回路において；上記各ワード
の同じ桁の３つのビットをそれぞれ受信し、かつ第１ビ
ットと上記第１ビットよりも低位桁の第２ビットとを有
するバイナリ出力をそれぞれ供給するｎ個の第１アダー
回路と；同じ桁の２つのビットとキャリー入力信号をそ
れぞれ受信しかつ出力合計ビットとキャリー出力信号と
をそれぞれ供給するｎ＋１個の第２アダー回路にして、
上記第２アダーの上記キャリー信号は、上記第２回路の
ｎ−１番目の回路の上記キャリー出力信号が上記第２回
路のｎ番目の回路の上記キャリー信号であるように直列
に接続しているｎ＋１個の第２アダー回路 とから成り、上記第１回路のｎ−１番目の回路の上記第
２ビットは上記第２回路の上記ｎ−１番目の回路に接続
しかつ上記ｎ−１番目の第１回路の上記第１ビットは上
記第２回路のｎ番目の回路に接続しているように、上記
第１回路は上記第２回路に接続しており、３つのバイナ
リ・ワードは単一のキャリー信号路だけで加算されるこ
とを特徴とする、３つのバイナリ・ワードを加算する回
路。 - （３）３つのバイナリ・ワードＸ＿ｎ、Ｙ＿ｎ、Ｚ＿ｎ
を加算する回路において： Ｘ＿ｎ、Ｙ＿ｎ、Ｚ＿ｎの同じ桁の１ビットをそれぞれ
受信しかつＸ＿ｎ■Ｙ＿ｎ■Ｚ＿ｎを表わす第１Σ＿ｎ
出力とＸ＿ｎ・Ｙ＿ｎ＋Ｘ＿ｎ・Ｚ＿ｎ＋Ｙ＿ｎ・Ｚ＿
ｎを表わす第１Ｃ＿ｎ出力とをそれぞれ供給する複数の
第１回路と；上記第１Σ＿ｎ出力の１つと上記第１Ｃ＿
ｎ出力の１つとキャリーイン第２Ｃ＿ｉ＿ｎ信号とをそ
れぞれ受信し、出力第２Σｎと第２Ｃ＿ｏ＿ｎとをそれ
ぞれ供給する複数の第２回路にして、上記第２回路は、
第２Σ＿ｎ＝第１Σ＿ｎ■第１Ｃ＿ｎ＿−＿１■第２Ｃ
＿ｎ＿−＿１および第２Ｃ＿ｏ＝第１Ｃ＿ｎ＿−＿１・
第１Σ＿ｎ＋（第１Ｃ＿ｎ＿−＿１＋第１Σ＿ｎ）・第
２Ｃ＿ｏ＿（＿ｎ＿−＿１＿）であるように互いにおよ
び上記第１回路に接続している複数の第２回路とから成
り、上記■は「排他ＯＲ」、＋は「ＯＲ」、・は「ＡＮ
Ｄ」を表わし、上記３つのバイナリ・ワードは単一のキ
ャリー信号路だけで加算されることを特徴とする、３つ
のバイナリ・ワードＸ＿ｎ、Ｙ＿ｎ、Ｚ＿ｎを加算する
回路。 - （４）Ｚの値は十進法の０−３の範囲にある３つのディ
ジタル・ワードＸ＿ｎ、Ｙ＿ｎ、Ｚ＿ｎの合計のキャリ
ーアウトを決定する回路において： Ｘ＿２からＸ＿ｎまでおよびＹ＿２からＹ＿ｎまでのバ
イナリ・ワードの一部として、上記バイナリ・ワードＸ
＿ｎおよびＹ＿ｎの同じ桁の１ビットをそれぞれ受信し
、かつ一方のビットが他方のビットよりも低い桁の２ビ
ットのバイナリ出力をそれぞれ供給する（ｎ−２）個の
第１回路と； 信号Ｘ＿１、Ｙ＿１、Ｚ＿１を受信し、かつ一方のビッ
トが他方のビットよりも低位桁の２ビットのバイナリ出
力を供給する第２回路と； キャリー入力およびキャリー出力端子をそれぞれ有する
ｎ個のセルにして、上記セルは、上記セルの１つの上記
キャリー出力端子の１つが上記セルの次のセルの上記キ
ャリー入力端子の１つに直列に接続するように直列接続
しているｎ個のセルとから成り、上記セルの第１セルは
信号Ｚ＿０を受信するように接続されたキャリー入力端
子を有し；上記各セルは２つの他の入力端子を有し、上
記第１セルの入力端子はＸ＿０およびＹ＿０を受信する
ように接続され； 上記第２回路の上記低位桁の上記バイナリ出力は、上記
セルの上記第２セルの上記端子の１つに接続し、かつ上
記第２回路の他の出力は上記セルの第３セルの１端子に
接続し； 上記第１回路は、上記第１回路の１つからの上記低位桁
の上記ビットの１方は、上記セルの１つに接続し、かつ
上記第１回路からの上記ビットの他方は上記セルの次の
セルに直列に接続するように、上記セルの残りのセルに
接続し； 上記第１回路のｎ−２番目の回路および上記ｎ番目のセ
ルの上記キャリー出力端子からの上記出力の１つは、上
記３つのディジタル・ワードＸ＿ｎ、Ｙ＿ｎ、Ｚ＿ｎの
上記合計の上記キャリーアウト信号を供給する論理回路
に接続され； ３つのバイナリ・ワードは単一のキャリー信号だけで加
算されることを特徴とする、３つのディジタル・ワード
Ｘ＿ｎ、Ｙ＿ｎ、Ｚ＿ｎの合計のキャリーアウトを決定
する回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/813,019 US4783757A (en) | 1985-12-24 | 1985-12-24 | Three input binary adder |
| US813019 | 1985-12-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62157943A true JPS62157943A (ja) | 1987-07-13 |
Family
ID=25211235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61306708A Pending JPS62157943A (ja) | 1985-12-24 | 1986-12-24 | ３つのバイナリ・ワ−ドを加算する回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4783757A (ja) |
| JP (1) | JPS62157943A (ja) |
| GB (1) | GB2184873B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08508856A (ja) * | 1993-02-11 | 1996-09-17 | トムソン マルチメディア ソシエテ アノニム | マルチメディアの分散及びマルチメディアプレーヤ |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5204953A (en) * | 1989-08-04 | 1993-04-20 | Intel Corporation | One clock address pipelining in segmentation unit |
| US5301341A (en) * | 1990-11-28 | 1994-04-05 | International Business Machines Corporation | Overflow determination for three-operand alus in a scalable compound instruction set machine which compounds two arithmetic instructions |
| US5361370A (en) * | 1991-10-24 | 1994-11-01 | Intel Corporation | Single-instruction multiple-data processor having dual-ported local memory architecture for simultaneous data transmission on local memory ports and global port |
| CA2122139C (en) * | 1991-10-24 | 2000-08-29 | David Leroy Sprague | Data processing system |
| ES2071556B1 (es) * | 1992-12-31 | 1996-01-16 | Alcatel Standard Electrica | Dispositivo de reduccion del numero de palabras de datos en operaciones aritmeticas binarias. |
| US5590351A (en) * | 1994-01-21 | 1996-12-31 | Advanced Micro Devices, Inc. | Superscalar execution unit for sequential instruction pointer updates and segment limit checks |
| US5418736A (en) * | 1994-03-11 | 1995-05-23 | Nexgen, Inc. | Optimized binary adders and comparators for inputs having different widths |
| US5394351A (en) * | 1994-03-11 | 1995-02-28 | Nexgen, Inc. | Optimized binary adder and comparator having an implicit constant for an input |
| US5822786A (en) * | 1994-11-14 | 1998-10-13 | Advanced Micro Devices, Inc. | Apparatus and method for determining if an operand lies within an expand up or expand down segment |
| CN101201731B (zh) * | 2008-02-15 | 2010-08-18 | 刘杰 | 二进制数字减法器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3636334A (en) * | 1969-01-02 | 1972-01-18 | Univ California | Parallel adder with distributed control to add a plurality of binary numbers |
| US4152775A (en) * | 1977-07-20 | 1979-05-01 | Intel Corporation | Single line propagation adder and method for binary addition |
| US4399517A (en) * | 1981-03-19 | 1983-08-16 | Texas Instruments Incorporated | Multiple-input binary adder |
| FR2528596A1 (fr) * | 1982-06-09 | 1983-12-16 | Labo Cent Telecommunicat | Cellule d'addition binaire a trois entrees a propagation rapide de la somme, realisee en circuit integre |
| JPS60116034A (ja) * | 1983-11-28 | 1985-06-22 | Toshiba Corp | 加算回路 |
-
1985
- 1985-12-24 US US06/813,019 patent/US4783757A/en not_active Expired - Lifetime
-
1986
- 1986-10-13 GB GB8624476A patent/GB2184873B/en not_active Expired - Lifetime
- 1986-12-24 JP JP61306708A patent/JPS62157943A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08508856A (ja) * | 1993-02-11 | 1996-09-17 | トムソン マルチメディア ソシエテ アノニム | マルチメディアの分散及びマルチメディアプレーヤ |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2184873A (en) | 1987-07-01 |
| GB2184873B (en) | 1990-05-09 |
| GB8624476D0 (en) | 1986-11-19 |
| US4783757A (en) | 1988-11-08 |
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