JP2588539B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2588539B2 JP2588539B2 JP62198268A JP19826887A JP2588539B2 JP 2588539 B2 JP2588539 B2 JP 2588539B2 JP 62198268 A JP62198268 A JP 62198268A JP 19826887 A JP19826887 A JP 19826887A JP 2588539 B2 JP2588539 B2 JP 2588539B2
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Description
【発明の詳細な説明】 〔概 要〕 ALU等のデータパスブロックおよびレジスタファイル
等の記憶ブロックをＹ方向に１列に配列した半導体集積
回路装置において、データパスブロックの１ビット幅と
記憶ブロックの１ビット幅とを同一にして各ビット毎に
対応させ、さらに、記憶ブロックの各ビット毎にＹ方向
のスペーサ領域を設け、このスペーサ領域にデータパス
ブロックのためのＹ方向の配線（LB）を行うようにし、
これにより、高集積度と高速度を達成するものである。
等の記憶ブロックをＹ方向に１列に配列した半導体集積
回路装置において、データパスブロックの１ビット幅と
記憶ブロックの１ビット幅とを同一にして各ビット毎に
対応させ、さらに、記憶ブロックの各ビット毎にＹ方向
のスペーサ領域を設け、このスペーサ領域にデータパス
ブロックのためのＹ方向の配線（LB）を行うようにし、
これにより、高集積度と高速度を達成するものである。
本発明は半導体集積回路装置たとえばDSP（ディジタ
ル信号プロセッサ）等におけるゲートアレイで製造され
るハードマクロのレイアウトの改良に関する。
ル信号プロセッサ）等におけるゲートアレイで製造され
るハードマクロのレイアウトの改良に関する。
一般に、DSPにおけるハードマクロは、第７図に示す
ように、乗算回路（MLT）、浮動小数点ALU（FLP−AL
U）、固定小数点ALU（FIX−ALU）、アドレスALU（ADR−
ALU）等のデータパスブロックと、ROM,RAM、レジスタフ
ァイル（RF）等の記憶ブロックとにより構成されてい
る。この場合、記憶ブロック自身は、その形状、特性等
が最適となるように高集積度で構成され、この結果、記
憶ブロックの１ビット幅とデータパスブロックの１ビッ
ト幅とは必ずしも効率よく適合していない。
ように、乗算回路（MLT）、浮動小数点ALU（FLP−AL
U）、固定小数点ALU（FIX−ALU）、アドレスALU（ADR−
ALU）等のデータパスブロックと、ROM,RAM、レジスタフ
ァイル（RF）等の記憶ブロックとにより構成されてい
る。この場合、記憶ブロック自身は、その形状、特性等
が最適となるように高集積度で構成され、この結果、記
憶ブロックの１ビット幅とデータパスブロックの１ビッ
ト幅とは必ずしも効率よく適合していない。
すなわち、第８図に示すごとく、データパスブロック
1,2間に配置されたレジスタファイル３に対して、デー
タパスブロック1,2からの配線（この場合、第２アルミ
ニウム層LB）を行うと、配線LBは、図示の如く、屈曲点
を有し、あるいはＸ方向のみを他の配線たとえば第１ア
ルミニウム層LAで行わなければならない。さらに、レジ
スタファイル３は、その内部配線として、ポリシリコン
層（Ｐ）、第１アルミニウム層LA、第２アルミニウム層
LBを用いているので、第８図においては、データパスブ
ロック1,2からの配線LBはレジスタファイル３を通過で
きず、従って、レジスタファイル３のＸ方向の両端に
は、データパスブロック1,2に対する入力端子および出
力端子の両方を設けておかなければならない。
1,2間に配置されたレジスタファイル３に対して、デー
タパスブロック1,2からの配線（この場合、第２アルミ
ニウム層LB）を行うと、配線LBは、図示の如く、屈曲点
を有し、あるいはＸ方向のみを他の配線たとえば第１ア
ルミニウム層LAで行わなければならない。さらに、レジ
スタファイル３は、その内部配線として、ポリシリコン
層（Ｐ）、第１アルミニウム層LA、第２アルミニウム層
LBを用いているので、第８図においては、データパスブ
ロック1,2からの配線LBはレジスタファイル３を通過で
きず、従って、レジスタファイル３のＸ方向の両端に
は、データパスブロック1,2に対する入力端子および出
力端子の両方を設けておかなければならない。
さらに、第９図に示すごとく、データパスブロック1,
2間を直接接続する配線LBを設ける場合にも、当該配線L
Bは、レジスタファイル３内を通過できず、従って、図
示のごとく、レジスタファイル３を迂回するように配線
LBが行われる。
2間を直接接続する配線LBを設ける場合にも、当該配線L
Bは、レジスタファイル３内を通過できず、従って、図
示のごとく、レジスタファイル３を迂回するように配線
LBが行われる。
このように、データパスブロックのレイアウトと記憶
ブロックのレイアウトとは、その物理幅を考慮して行わ
れておらず、しかも、記憶ブロック内をデータパスブロ
ック間配線を通過させる余地がないために、配線LBは複
雑となり、この結果、集積度および信号速度の点で劣る
という問題点がある。
ブロックのレイアウトとは、その物理幅を考慮して行わ
れておらず、しかも、記憶ブロック内をデータパスブロ
ック間配線を通過させる余地がないために、配線LBは複
雑となり、この結果、集積度および信号速度の点で劣る
という問題点がある。
従って、本発明の目的は、高集積度および高信号速度
の半導体集積回路装置を提供することにある。
の半導体集積回路装置を提供することにある。
上述の問題点を解決するための手段は第１図に示され
る。第１図において、データパスブロック1,2およびレ
ジスタファイル３はＹ方向に一列に配列されている。こ
のとき、データパスブロック1,2のＸ方向の１ビット幅
とレジスタファイル３のＸ方向の１ビット幅とを同一に
し、且つこれらは各ビット対応に配列されている。さら
に、レジスタファイル３のＹ方向には、各ビット毎にＹ
方向の配線LB用のスペーサ領域SPが設けられている。
る。第１図において、データパスブロック1,2およびレ
ジスタファイル３はＹ方向に一列に配列されている。こ
のとき、データパスブロック1,2のＸ方向の１ビット幅
とレジスタファイル３のＸ方向の１ビット幅とを同一に
し、且つこれらは各ビット対応に配列されている。さら
に、レジスタファイル３のＹ方向には、各ビット毎にＹ
方向の配線LB用のスペーサ領域SPが設けられている。
上述の手段によれば、レジスタファイル３に対して、
各データパスブロック1,2からの入力もしくは出力を接
続する場合、レジスタファイル３のスペーサ領域に配線
LBを施せばよいので、レジスタファイル３における入力
バッファ、出力バッファはレジスタファイル３のＹ方向
の一方側に設ければよく、また、これらの配線LBには、
データパスブロック1,2の１ビット幅とレジスタファイ
ル３の１ビット幅とは同一であるために、屈曲点が存在
せず、従って、データパスブロック１とレジスタファイ
ル３との間のスペース、およびレジスタファイル３とデ
ータパスブロック２との間のスペースは小さくできる。
さらに、データパスブロック1,2間を直接接続させる場
合にも、配線LBをレジスタファイル３のスペーサ領域を
通過させればよいので、配線LBのレイアウトは簡略化す
る。
各データパスブロック1,2からの入力もしくは出力を接
続する場合、レジスタファイル３のスペーサ領域に配線
LBを施せばよいので、レジスタファイル３における入力
バッファ、出力バッファはレジスタファイル３のＹ方向
の一方側に設ければよく、また、これらの配線LBには、
データパスブロック1,2の１ビット幅とレジスタファイ
ル３の１ビット幅とは同一であるために、屈曲点が存在
せず、従って、データパスブロック１とレジスタファイ
ル３との間のスペース、およびレジスタファイル３とデ
ータパスブロック２との間のスペースは小さくできる。
さらに、データパスブロック1,2間を直接接続させる場
合にも、配線LBをレジスタファイル３のスペーサ領域を
通過させればよいので、配線LBのレイアウトは簡略化す
る。
第２図は第１図のレジスタファイル３のレイアウト
図、第３図は第２図の回路図である。第２図、第３図に
おいて、Ａはアドレスデコーダ、読出しワード線バッフ
ァ、書込みワード線バッファ等を含む回路、Ｂはメモリ
セル、Ｃはアドレスバッファ、クロックバッファ、ライ
トイネーブルバッファ等を含む回路、Ｄは入力バッフ
ァ、出力バッファ等を含む回路である。なお、上述のご
とくレジスタファイル３のＸ方向の１ビット幅はデータ
パスブロック1,2のＸ方向の１ビット幅と同一である。
第２図、第３図に示すハードマクロを構成する場合、ト
ランジスタのゲート部分等はポリシリコン層Ｐで配線を
行い、各素子を接続するＸ方向の配線たとえばワード線
を第１アルミニウム層LAで行い、各素子を接続するＹ方
向の配線たとえばデコード線、ビット線を第２アルミニ
ウム層LBで行う。
図、第３図は第２図の回路図である。第２図、第３図に
おいて、Ａはアドレスデコーダ、読出しワード線バッフ
ァ、書込みワード線バッファ等を含む回路、Ｂはメモリ
セル、Ｃはアドレスバッファ、クロックバッファ、ライ
トイネーブルバッファ等を含む回路、Ｄは入力バッフ
ァ、出力バッファ等を含む回路である。なお、上述のご
とくレジスタファイル３のＸ方向の１ビット幅はデータ
パスブロック1,2のＸ方向の１ビット幅と同一である。
第２図、第３図に示すハードマクロを構成する場合、ト
ランジスタのゲート部分等はポリシリコン層Ｐで配線を
行い、各素子を接続するＸ方向の配線たとえばワード線
を第１アルミニウム層LAで行い、各素子を接続するＹ方
向の配線たとえばデコード線、ビット線を第２アルミニ
ウム層LBで行う。
上述のごとく、レジスタファイル３のＸ方向のビット
幅をデータパスブロック1,2のそれに同一にすると、回
路B,DにおけるＹ方向の配線LBがされないスペースが生
ずる。つまり、本発明によれば、このスペースを利用し
て、レジスタファイル３の回路B,Dの部分に、第４図の
斜線に示すように、Ｙ方向のスペーサ領域SPを設けたも
のである。この結果、データパスブロック1,2からレジ
スタファイル３の回路Ｄの入力バッファもしくは出力バ
ッファへの接続は、当該スペーサ領域SPに第２アルミニ
ウム層LBを施せばよく、また、データパスブロック1,2
間の直接接続も、当該スペーサ領域SPに第２のアルミニ
ウム層LBを施せばよい。
幅をデータパスブロック1,2のそれに同一にすると、回
路B,DにおけるＹ方向の配線LBがされないスペースが生
ずる。つまり、本発明によれば、このスペースを利用し
て、レジスタファイル３の回路B,Dの部分に、第４図の
斜線に示すように、Ｙ方向のスペーサ領域SPを設けたも
のである。この結果、データパスブロック1,2からレジ
スタファイル３の回路Ｄの入力バッファもしくは出力バ
ッファへの接続は、当該スペーサ領域SPに第２アルミニ
ウム層LBを施せばよく、また、データパスブロック1,2
間の直接接続も、当該スペーサ領域SPに第２のアルミニ
ウム層LBを施せばよい。
従って、データパスブロック１からレジスタファイル
３の回路Ｄの入力バッファへの接続、およびレジスタフ
ァイル３の回路Ｄの出力バッファからデータパスブロッ
ク２への接続は、その一例を第５図に示すごとく、簡略
化される。また、データパスブロック1,2間の直接接続
も、その一例を第６図に示すごとく、簡略化される。
３の回路Ｄの入力バッファへの接続、およびレジスタフ
ァイル３の回路Ｄの出力バッファからデータパスブロッ
ク２への接続は、その一例を第５図に示すごとく、簡略
化される。また、データパスブロック1,2間の直接接続
も、その一例を第６図に示すごとく、簡略化される。
以上説明したように本発明によれば、各ブロック間の
配線は簡略化され、高集積度および高信号速度に役立つ
ものである。
配線は簡略化され、高集積度および高信号速度に役立つ
ものである。
第１図は本発明の原理構成を示す図、 第２図は第１図のレジスタファイルのレイアウト図、 第３図は第２図のレジスタファイルの回路図、 第４図は第２図の部分拡大図、 第５図、第６図は第１図における配線例を示す図、 第７図は一般的なDSPのレイアウト図、 第８図、第９図は従来の第７図のデータフロー部のレイ
アウト図である。 1,2……データパスブロック、 ３……レジスタファイル、 SP……スペーサ領域。
アウト図である。 1,2……データパスブロック、 ３……レジスタファイル、 SP……スペーサ領域。
Claims (1)
- 【請求項１】データパスブロック（1,2）と記憶ブロッ
ク（３）とを一方向（Ｙ方向）に１列に混合せしめて配
列したデータパス部を具備する半導体集積回路装置であ
って、 前記データパスブロックの１ビット幅と前記記憶ブロッ
クの１ビット幅とを同一にして各ビット毎に対応させ、 前記記憶ブロックの各ビット毎に前記一方向の配線（L
B）用のスペーサ領域（SP）を設けた半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62198268A JP2588539B2 (ja) | 1987-08-10 | 1987-08-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62198268A JP2588539B2 (ja) | 1987-08-10 | 1987-08-10 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6442148A JPS6442148A (en) | 1989-02-14 |
| JP2588539B2 true JP2588539B2 (ja) | 1997-03-05 |
Family
ID=16388310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62198268A Expired - Fee Related JP2588539B2 (ja) | 1987-08-10 | 1987-08-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2588539B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0496250A (ja) * | 1990-08-03 | 1992-03-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路のブロック形状決定方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156831A (ja) * | 1984-12-28 | 1986-07-16 | Nec Corp | マスタ−スライス型集積回路 |
| JPS61274339A (ja) * | 1985-05-02 | 1986-12-04 | Fujitsu Ltd | Ｒａｍ搭載のゲ−ト・アレ− |
-
1987
- 1987-08-10 JP JP62198268A patent/JP2588539B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6442148A (en) | 1989-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |