JPS61156831A - マスタ−スライス型集積回路 - Google Patents
マスタ−スライス型集積回路Info
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- JPS61156831A JPS61156831A JP27743784A JP27743784A JPS61156831A JP S61156831 A JPS61156831 A JP S61156831A JP 27743784 A JP27743784 A JP 27743784A JP 27743784 A JP27743784 A JP 27743784A JP S61156831 A JPS61156831 A JP S61156831A
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- JP
- Japan
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- wiring
- circuit
- functional blocks
- channels
- circuit functional
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000003491 array Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 9
- 239000002184 metal Substances 0.000 description 3
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
- 244000111306 Torreya nucifera Species 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマスタースライス型集積回路に関する。
（従来の技術）
従来、所望する回路機能をマスタースライス基板上で実
現するゲート・アレイ型のマスタースライス型集積回路
（以下ゲート・アレイと記す）は、実現すべき回路機能
が多種多様に亘る為、多数の回路機能ブロックを用意す
る必要が、Ｓシ、またその収容回路規模に見合った配線
チャンネル領域を用意する必要がある。一般に、収容回
路規模が増卆すればするほど、より大きな配線チャンネ
ル領域を必要とし、チップサイズが増加する傾向がある
。
現するゲート・アレイ型のマスタースライス型集積回路
（以下ゲート・アレイと記す）は、実現すべき回路機能
が多種多様に亘る為、多数の回路機能ブロックを用意す
る必要が、Ｓシ、またその収容回路規模に見合った配線
チャンネル領域を用意する必要がある。一般に、収容回
路規模が増卆すればするほど、より大きな配線チャンネ
ル領域を必要とし、チップサイズが増加する傾向がある
。
第３図は従来のゲート・アレイの第１の例のセルのレイ
アウト図である。
アウト図である。
第３図において、１は入出力バッファセル、２は内部領
域の基本セル、３は基本セル間の配線チャンネルである
。
域の基本セル、３は基本セル間の配線チャンネルである
。
近年、ゲート・アレイにおいても配線性向上の為に、多
層金属配線が多く用いられ、第３図の様なレイアラ）を
持つゲート・アレイに対して、横方向、縦方向に各々別
の層の金属配線が使用される。
層金属配線が多く用いられ、第３図の様なレイアラ）を
持つゲート・アレイに対して、横方向、縦方向に各々別
の層の金属配線が使用される。
ゲート・アレイにおいては、回路機能ブロックは、基本
セル上に配置されたトランジスタ、抵抗等を相互接続す
る配線パターンによりて構成され、その回路機能ブロッ
クを基本セル・アレイ上に配置し、それらの回路機能ブ
ロックを金属配線によって相互接続し、所望する回路機
能を集積回路として実現する。
セル上に配置されたトランジスタ、抵抗等を相互接続す
る配線パターンによりて構成され、その回路機能ブロッ
クを基本セル・アレイ上に配置し、それらの回路機能ブ
ロックを金属配線によって相互接続し、所望する回路機
能を集積回路として実現する。
第３図に示す様なゲートアレーの例において、回路機能
ブロックを配置し配線を行なう時、横方向の配線領域は
予め確保されているので横方向の配線は自由度が高いが
、縦方向の配線は配置された回路機能ブロックの中の使
用されていない配線チャンネルを使用する為、配線の自
由度が低く、配置された回路機能ブロックによっては、
縦方向の配線チャンネルが不足するといった事が起）得
る。
ブロックを配置し配線を行なう時、横方向の配線領域は
予め確保されているので横方向の配線は自由度が高いが
、縦方向の配線は配置された回路機能ブロックの中の使
用されていない配線チャンネルを使用する為、配線の自
由度が低く、配置された回路機能ブロックによっては、
縦方向の配線チャンネルが不足するといった事が起）得
る。
第４図は従来のゲート・アレイの第２の例のセルのレイ
アウト図である。
アウト図である。
このゲート・アレイは、基本セル２間に縦方向に伸びる
配線チャンネル３′を追加したもので、第３図に示した
例に比べて配線の自由度を増加させたものである。この
ようなゲート・アレイにおいても、回路機能ブロックの
大規模化、複雑化に伴い、より多くの基本セル間の配線
チャンネルを使線領域が不足することが起シ得る。
配線チャンネル３′を追加したもので、第３図に示した
例に比べて配線の自由度を増加させたものである。この
ようなゲート・アレイにおいても、回路機能ブロックの
大規模化、複雑化に伴い、より多くの基本セル間の配線
チャンネルを使線領域が不足することが起シ得る。
第５図は従来のゲート・アレイの第３の例の機能ブロッ
クのレイアウト図である。
クのレイアウト図である。
第５図において、２は基本セル、３は配線チャンネル領
域、４は縦方向の配線、５は縦方向の配線のピッチ、６
は配線経路、Ａ、Ｂ、Ｃは回路機能ブロック、Ｍ、Ｎは
端子である。
域、４は縦方向の配線、５は縦方向の配線のピッチ、６
は配線経路、Ａ、Ｂ、Ｃは回路機能ブロック、Ｍ、Ｎは
端子である。
第５図のようなゲート・アレイにおいて、端子ＭとＮを
接続しようとするときに縦方向に直線で接続することは
不可能で、配線経路６で示すように必ず折れ曲らねばな
らないので、横方向の配線チャンネル領域３の面積が余
計に必要となる場合がある。
接続しようとするときに縦方向に直線で接続することは
不可能で、配線経路６で示すように必ず折れ曲らねばな
らないので、横方向の配線チャンネル領域３の面積が余
計に必要となる場合がある。
（発明が解決しようとする問題点）
以上説明したように、従来のマスタースライス型集積回
路において、縦方向の配線を自由に、配線性に対する特
別な規則を持たせずに回路機能ブロックを設計し、ゲー
ト・アレイとして回路機能を実現する場合、縦方向の配
線チャンネルが不足し、同時に横方向の配線チャンネル
領域も余計に必要となシ、それだけ配線チャンネル領域
を大きく取らねばならないという欠点があった。同様に
、横方向の配線についても、第４図に示すようなセルレ
イアウトを持つゲートアレーにおいて、何ら規則を設け
ることなく横方向の配線を使用し、回路機能ブロックを
設計し配置配線を行なえば、配線チャンネル領域が余計
に必要となる。
路において、縦方向の配線を自由に、配線性に対する特
別な規則を持たせずに回路機能ブロックを設計し、ゲー
ト・アレイとして回路機能を実現する場合、縦方向の配
線チャンネルが不足し、同時に横方向の配線チャンネル
領域も余計に必要となシ、それだけ配線チャンネル領域
を大きく取らねばならないという欠点があった。同様に
、横方向の配線についても、第４図に示すようなセルレ
イアウトを持つゲートアレーにおいて、何ら規則を設け
ることなく横方向の配線を使用し、回路機能ブロックを
設計し配置配線を行なえば、配線チャンネル領域が余計
に必要となる。
（発明の目的）
本発明の目的は、上記欠点を除去し、よ〕配線性が高く
、配線チャンネル領域が少ないゲート・アレイが実現で
きるマスタースライス型集積回路を提供することＫある
。
、配線チャンネル領域が少ないゲート・アレイが実現で
きるマスタースライス型集積回路を提供することＫある
。
（問題点を解決するための手段）
本発明のマスタースライス型集積回路は、半導体基板の
主面上にアレイ状に配置された素子によ〕構成された回
路機能ブロックの配置Ｏ配線によシ所望の回路機能を実
現するマスタースライス型集積回路において、前記回路
機能ブロックが予め定められた特定の領域に配線可能な
チャンネルを設けたことを特徴として構成される。
主面上にアレイ状に配置された素子によ〕構成された回
路機能ブロックの配置Ｏ配線によシ所望の回路機能を実
現するマスタースライス型集積回路において、前記回路
機能ブロックが予め定められた特定の領域に配線可能な
チャンネルを設けたことを特徴として構成される。
（実施例）
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の第１の実施例の回路機能ブロックのレ
イアウト図である。
イアウト図である。
第１図において ＡＩ、Ｂｌ、ＣＩは回路機能ブロック
、Ｍ、Ｎは端子、２は基本セル、３は配線チャンネル領
域、４は縦方向の配線、５は配線ピッチ、６′は配線経
路である。
、Ｍ、Ｎは端子、２は基本セル、３は配線チャンネル領
域、４は縦方向の配線、５は配線ピッチ、６′は配線経
路である。
この実施例において、回路機能ブロックＡ’、Ｂ’。
Ｃ′の予め定められた特定領域として、配線ピッチ５の
左から数えて３番目と５番目の「＋、」印を通る縦の配
線チャンネルを選び、プロツク間接続用の配線チャンネ
ルとして残しておく。そして、回路機能ブロック内の配
線には使用しない。このように特定領域の配線チャンネ
ルを空けておくことにより、端子ＭとＮとを接続すると
き、配線経路６′で示すように、折曲ることなく配線を
行うことができる。従って、回路機能ブロックにとＢ′
の間及びＢ′とＣ′との間で横方向の配線チャンネルが
余分に使われるということがなくなり、配線性は向上す
る。
左から数えて３番目と５番目の「＋、」印を通る縦の配
線チャンネルを選び、プロツク間接続用の配線チャンネ
ルとして残しておく。そして、回路機能ブロック内の配
線には使用しない。このように特定領域の配線チャンネ
ルを空けておくことにより、端子ＭとＮとを接続すると
き、配線経路６′で示すように、折曲ることなく配線を
行うことができる。従って、回路機能ブロックにとＢ′
の間及びＢ′とＣ′との間で横方向の配線チャンネルが
余分に使われるということがなくなり、配線性は向上す
る。
第２図は本発明の第２の実施例の一部分のセルのレイア
ウト図である。
ウト図である。
この実施例のように、基本セル２′間に縦、横に配線チ
ャンネル領域が設けられている場合、特定の横方向の配
線チャンネルを選び、これを基本セル間の接続用に空け
ておく。例えば、第２図の左側の「＋」印の上から４番
目と１０番目を通る横方向の配線チャンネルは基本セル
内配線及び回路機能ブロック内配線には使用しないので
空けておき、回路機能ブロック間配線に使用する。
ャンネル領域が設けられている場合、特定の横方向の配
線チャンネルを選び、これを基本セル間の接続用に空け
ておく。例えば、第２図の左側の「＋」印の上から４番
目と１０番目を通る横方向の配線チャンネルは基本セル
内配線及び回路機能ブロック内配線には使用しないので
空けておき、回路機能ブロック間配線に使用する。
このように、回路機能ブロック間配線を通そうと考えて
いる特定領域を予め９炒ておいてブロック内配線を行い
、前記の特定領域をブロック間配線チャンネルとして使
用するようにすれば、回路機能ブロック間の相互配線の
自由度が上り、不要な配線の折れ曲りも減少し、よシ配
線性の高いゲート・アレイが実現できる。
いる特定領域を予め９炒ておいてブロック内配線を行い
、前記の特定領域をブロック間配線チャンネルとして使
用するようにすれば、回路機能ブロック間の相互配線の
自由度が上り、不要な配線の折れ曲りも減少し、よシ配
線性の高いゲート・アレイが実現できる。
上記二つの実施例に示した特定領域の配線チャンネルは
常に空き領域として固定されるものではない。特定領域
は回路機能ブロックの種類によって自由に変えて良いの
である。回路機能ブロック内と回路機能ブロック間の両
方の配線を勘案して最も都合が良い配線チャンネルを選
べば良いのである。
常に空き領域として固定されるものではない。特定領域
は回路機能ブロックの種類によって自由に変えて良いの
である。回路機能ブロック内と回路機能ブロック間の両
方の配線を勘案して最も都合が良い配線チャンネルを選
べば良いのである。
（発明の効果）
以上説明したように、本発明によれば、配線チャンネル
領域の面積が少なく、シかも配線の自由度が高いゲート
・アレイが実現できるマスタースライス型集積回路を得
ることができる。。
領域の面積が少なく、シかも配線の自由度が高いゲート
・アレイが実現できるマスタースライス型集積回路を得
ることができる。。
第１図は本発明の第１の実施例の回路機能ブロックのレ
イアウト図、第２図は本発明の第２の実施例の基本セル
のレイアウト図、第３図及び第４図は従来のゲート−ア
レイの第１及び第２の例のセルのレイアウト図、第５図
は従来のゲート−アレイの一例の機能ブロックのレイア
ウト図である。 １・・・・・・人出カハッファセル、スτ・・・・・・
基本セル、３．３′・・・・・・配線チャンネル領域、
４．４’・・・・・・配線、５・・・・・・配線チャン
ネルのピッチ、６．６’・・・・・・配線経路、Ａ、Ａ
’、Ｂ、Ｂ’、Ｃ，Ｃ’・・・・・・回路機能ブロック
、Ｍ、Ｎ・・・・・・端子。 代理人 弁理士 内 原 晋、−′１＋＋＋＋＋
＋＋＋＋＋ ｖ＋。 茅 ｌ 図 竿 ２ 図 第４図 土中十十十十中＋十＋＋＋十＋ 第５ 図
イアウト図、第２図は本発明の第２の実施例の基本セル
のレイアウト図、第３図及び第４図は従来のゲート−ア
レイの第１及び第２の例のセルのレイアウト図、第５図
は従来のゲート−アレイの一例の機能ブロックのレイア
ウト図である。 １・・・・・・人出カハッファセル、スτ・・・・・・
基本セル、３．３′・・・・・・配線チャンネル領域、
４．４’・・・・・・配線、５・・・・・・配線チャン
ネルのピッチ、６．６’・・・・・・配線経路、Ａ、Ａ
’、Ｂ、Ｂ’、Ｃ，Ｃ’・・・・・・回路機能ブロック
、Ｍ、Ｎ・・・・・・端子。 代理人 弁理士 内 原 晋、−′１＋＋＋＋＋
＋＋＋＋＋ ｖ＋。 茅 ｌ 図 竿 ２ 図 第４図 土中十十十十中＋十＋＋＋十＋ 第５ 図
Claims (1)
- 半導体基板の主面上にアレイ状に配置された素子により
構成された回路機能ブロックの配置・配線により所望の
回路機能を実現するマスタースライス型集積回路におい
て、前記回路機能ブロックに予め定められた特定の領域
に配線可能なチャンネルを設けたことを特徴とするマス
タースライス型集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27743784A JPS61156831A (ja) | 1984-12-28 | 1984-12-28 | マスタ−スライス型集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27743784A JPS61156831A (ja) | 1984-12-28 | 1984-12-28 | マスタ−スライス型集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61156831A true JPS61156831A (ja) | 1986-07-16 |
Family
ID=17583548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27743784A Pending JPS61156831A (ja) | 1984-12-28 | 1984-12-28 | マスタ−スライス型集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156831A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6442148A (en) * | 1987-08-10 | 1989-02-14 | Fujitsu Ltd | Semiconductor integrated circuit device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5553440A (en) * | 1978-10-16 | 1980-04-18 | Mitsubishi Electric Corp | Large-scale integrated circuit |
-
1984
- 1984-12-28 JP JP27743784A patent/JPS61156831A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5553440A (en) * | 1978-10-16 | 1980-04-18 | Mitsubishi Electric Corp | Large-scale integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6442148A (en) * | 1987-08-10 | 1989-02-14 | Fujitsu Ltd | Semiconductor integrated circuit device |
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