JPH0581061B2 - - Google Patents
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- JPH0581061B2 JPH0581061B2 JP61302819A JP30281986A JPH0581061B2 JP H0581061 B2 JPH0581061 B2 JP H0581061B2 JP 61302819 A JP61302819 A JP 61302819A JP 30281986 A JP30281986 A JP 30281986A JP H0581061 B2 JPH0581061 B2 JP H0581061B2
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- bus
- storage means
- circuit
- temporary storage
- arithmetic unit
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- 239000004065 semiconductor Substances 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 11
- 230000005540 biological transmission Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔概要〕
本発明は半導体集積回路装置の構造において、
各回路の配置と内部バス線の共通化と短縮化を図
り、半導体チツプ面積の増大を防止しかつアクセ
スの高速化を図つたものである。
各回路の配置と内部バス線の共通化と短縮化を図
り、半導体チツプ面積の増大を防止しかつアクセ
スの高速化を図つたものである。
本発明は半導体集積回路装置に関し、特にワン
チツプマイクロコンピユータを構成する大規模集
積回路（以下、LSI）の構造に関する。
チツプマイクロコンピユータを構成する大規模集
積回路（以下、LSI）の構造に関する。
既に知られるように、ワンチツプマイクロコン
ピユータ（以下、１チツプマイコン）は、マイク
ロコンピユータそのものを１チツプ化したもので
あり、中央処理装置（CPU）、記憶装置（ROM，
RAM）、入出力インターフエイス（Ｉ／Ｏ）等
を１つのチツプにパツケージしたLSIである。１
チツプマイコンに要求される要件は、いうまでも
なく高速化、高密度化、小型化等であり、例え
ば、CPUの演算手段等に付隨するレジスタ等の
一時記憶手段の情報を迅速にRAMに高速に書き
込んだりRAMからレジスタに高速に読み出した
り必要が出てくる。一方、半導体チツプはその面
積がコストに大きな影響を及ぼすため出来る限り
少ない面積で所望の機能を達成すべく高密度化、
小型化が必要である。即ち、１チツプマイコンで
は、CPU，ROM，RAM，Ｉ／Ｏ等の配置とこ
れらを結ぶバスとの配置次第で、その高性能化、
小型化、低コスト化に大きな影響を与える。
ピユータ（以下、１チツプマイコン）は、マイク
ロコンピユータそのものを１チツプ化したもので
あり、中央処理装置（CPU）、記憶装置（ROM，
RAM）、入出力インターフエイス（Ｉ／Ｏ）等
を１つのチツプにパツケージしたLSIである。１
チツプマイコンに要求される要件は、いうまでも
なく高速化、高密度化、小型化等であり、例え
ば、CPUの演算手段等に付隨するレジスタ等の
一時記憶手段の情報を迅速にRAMに高速に書き
込んだりRAMからレジスタに高速に読み出した
り必要が出てくる。一方、半導体チツプはその面
積がコストに大きな影響を及ぼすため出来る限り
少ない面積で所望の機能を達成すべく高密度化、
小型化が必要である。即ち、１チツプマイコンで
は、CPU，ROM，RAM，Ｉ／Ｏ等の配置とこ
れらを結ぶバスとの配置次第で、その高性能化、
小型化、低コスト化に大きな影響を与える。
第５図は従来の１チツプマイコンの要部構成の
一例である。第５図において、１５はメモリセ
ル、１６はメモリセルを選択するためのワード
線、１７は読出し又は書込みのためのビツト線、
１８はビツト線のデータを出力する選択回路、１
９は各回路ブロツク間を結ぶ共通バス、２０は演
算器回路系とバス１９との切換回路、２１は演算
器に附隨する一時記憶手段としてのレジスタ、２
２は演算器、２３は切換回路２０、レジスタ２
１、演算器２２等を結ぶCPU内の内部バスであ
る。
一例である。第５図において、１５はメモリセ
ル、１６はメモリセルを選択するためのワード
線、１７は読出し又は書込みのためのビツト線、
１８はビツト線のデータを出力する選択回路、１
９は各回路ブロツク間を結ぶ共通バス、２０は演
算器回路系とバス１９との切換回路、２１は演算
器に附隨する一時記憶手段としてのレジスタ、２
２は演算器、２３は切換回路２０、レジスタ２
１、演算器２２等を結ぶCPU内の内部バスであ
る。
このような構成において、例えば、レジスタ２
１に格納されているデータをメモリ１５に記憶さ
せるためには、内部バス２３→切換回路２０→共
通バス１９→選択回路１８→ビツト線１７→メモ
リ１５、の経路を専有する構成となつている。こ
のように、例えば、記憶回路に記憶させるときで
も、CPU内の演算器系と記憶回路との間に専用
の経路を持たない構成となつているため、演算器
系と記憶回路との間の情報伝達をするためには、
他の情報伝達を停止して、上記の如き経路によつ
て共通バスを専有し、全体としてスループツトを
低下させるという問題を生じていた。
１に格納されているデータをメモリ１５に記憶さ
せるためには、内部バス２３→切換回路２０→共
通バス１９→選択回路１８→ビツト線１７→メモ
リ１５、の経路を専有する構成となつている。こ
のように、例えば、記憶回路に記憶させるときで
も、CPU内の演算器系と記憶回路との間に専用
の経路を持たない構成となつているため、演算器
系と記憶回路との間の情報伝達をするためには、
他の情報伝達を停止して、上記の如き経路によつ
て共通バスを専有し、全体としてスループツトを
低下させるという問題を生じていた。
第６図は従来の１チツプマイコンの他の例であ
る。第６図において、３５はCPU、３６〜４１
は記憶回路、３４は前記CPUと記憶回路とを接
続する内部バス、４２は外部バス、４３および４
４は外部回路である。図からも明らかなように、
CPU３５と記憶回路３６〜４１を結ぶ内部バス
３４のための配線領域を半導体チツプの一部分に
設けざるを得ず、さらに外部バス４２を介してデ
ータ伝送を行なうようになつているため、外部バ
スを通さず直接接続される信号線については上記
の内部バス３４の如く別個に設ける必要があり、
チツプ面積の増大を来すといつた問題があつた。
る。第６図において、３５はCPU、３６〜４１
は記憶回路、３４は前記CPUと記憶回路とを接
続する内部バス、４２は外部バス、４３および４
４は外部回路である。図からも明らかなように、
CPU３５と記憶回路３６〜４１を結ぶ内部バス
３４のための配線領域を半導体チツプの一部分に
設けざるを得ず、さらに外部バス４２を介してデ
ータ伝送を行なうようになつているため、外部バ
スを通さず直接接続される信号線については上記
の内部バス３４の如く別個に設ける必要があり、
チツプ面積の増大を来すといつた問題があつた。
本発明は上記の問題点を解消した半導体集積回
路装置を提供することにあり、その手段は、中央
処理装置、記憶手段、入出力インターフエース、
及び一時記憶手段とこれらを相互接続する第１の
バス（以下、外部共通バス）及び第２のバス（以
下、内部バス）を有する１チツプ化された半導体
集積回路装置において、前記記憶手段を挟んで、
一方の側に前記中央処理装置の演算器系回路を対
向配置し、他方の側に前記一時記憶手段を対向配
置し、前記演算系回路と一時記憶手段を前記第２
のバスに接続し、かつこれら手段の外側に設けら
れた前記第１のバスにより、前記演算器系回路と
一時記憶手段が接続され、該第１のバスは前記演
算器系回路と一時記憶手段の間のデータ転送を行
い、前記第２のバスは前記第１のバスとは独立し
て設けられ、一時記憶手段、記憶手段間のデータ
転送を行うことを特徴とする。
路装置を提供することにあり、その手段は、中央
処理装置、記憶手段、入出力インターフエース、
及び一時記憶手段とこれらを相互接続する第１の
バス（以下、外部共通バス）及び第２のバス（以
下、内部バス）を有する１チツプ化された半導体
集積回路装置において、前記記憶手段を挟んで、
一方の側に前記中央処理装置の演算器系回路を対
向配置し、他方の側に前記一時記憶手段を対向配
置し、前記演算系回路と一時記憶手段を前記第２
のバスに接続し、かつこれら手段の外側に設けら
れた前記第１のバスにより、前記演算器系回路と
一時記憶手段が接続され、該第１のバスは前記演
算器系回路と一時記憶手段の間のデータ転送を行
い、前記第２のバスは前記第１のバスとは独立し
て設けられ、一時記憶手段、記憶手段間のデータ
転送を行うことを特徴とする。
第１図は本発明に係る半導体集積回路装置の基
本構造を示すブロツク図である。第１図におい
て、１は記憶回路、２は外部共通バス３へのイン
ターフエイス回路、４はCPU内の演算器系回路、
５は外部インターフエイス回路である。図からも
明らかな如く、本発明の構造では、記憶回路１を
挟んで、外部バスインターフエイス回路２とは逆
の側に、対向して記憶回路１と隣接して演算器系
回路４を配置したものである。このように、記憶
回路１の両側に共通バス３へのインターフエイス
２と演算器回路４が配置されているため、共通バ
ス３と演算器系回路４の双方から記憶回路１へア
クセスすることが可能となりアクセスの高速化を
図ることができ、かつ回路の面積を従来に比して
大幅に減少させることができる。
本構造を示すブロツク図である。第１図におい
て、１は記憶回路、２は外部共通バス３へのイン
ターフエイス回路、４はCPU内の演算器系回路、
５は外部インターフエイス回路である。図からも
明らかな如く、本発明の構造では、記憶回路１を
挟んで、外部バスインターフエイス回路２とは逆
の側に、対向して記憶回路１と隣接して演算器系
回路４を配置したものである。このように、記憶
回路１の両側に共通バス３へのインターフエイス
２と演算器回路４が配置されているため、共通バ
ス３と演算器系回路４の双方から記憶回路１へア
クセスすることが可能となりアクセスの高速化を
図ることができ、かつ回路の面積を従来に比して
大幅に減少させることができる。
第２図は第１図構造の具体的実施例を示すブロ
ツク図である。第２図において、６は記憶回路１
内の複数個のメモリセル、７はメモリセル６を選
択するワード線、８は読出し／書込みのビツト
線、９はビツト線を選択する選択回路、１０は各
回路ブロツク間を結ぶ共通バス、１１はインター
フエイス回路、１２は一時記憶手段としてのレジ
スタ、１３は演算回路、１４は演算器系回路と共
通バス１０との間のインターフエイス回路であ
る。図からも明らかなように、ビツト線８は選択
回路９とインターフエイス１１の間を結んでお
り、このため、共通バス１０とレジスタ１２の双
方からのアクセスが可能であり、アクセスの高速
化を図ることができる。
ツク図である。第２図において、６は記憶回路１
内の複数個のメモリセル、７はメモリセル６を選
択するワード線、８は読出し／書込みのビツト
線、９はビツト線を選択する選択回路、１０は各
回路ブロツク間を結ぶ共通バス、１１はインター
フエイス回路、１２は一時記憶手段としてのレジ
スタ、１３は演算回路、１４は演算器系回路と共
通バス１０との間のインターフエイス回路であ
る。図からも明らかなように、ビツト線８は選択
回路９とインターフエイス１１の間を結んでお
り、このため、共通バス１０とレジスタ１２の双
方からのアクセスが可能であり、アクセスの高速
化を図ることができる。
第３図は本発明のさらに他の実施例を示すブロ
ツク図である。第３図において、５１は内部バス
であり、外部回路ａおよびｂとの間にバス切換手
段SWが設けられており、５２はレジスタ５２
１、レジスタ５２２、演算器５２３およびバス切
換手段SW等を包含する回路集合、５３はメモリ
である。図からも明らかな如く、本実施例では回
路集合５２とメモリ５３とを内部バス５１を挟ん
で対向して配置している。このような配置によつ
て内部バス５１に必要とされる配線領が最小とな
り半導体チツプ面積の増大を防止することができ
る。
ツク図である。第３図において、５１は内部バス
であり、外部回路ａおよびｂとの間にバス切換手
段SWが設けられており、５２はレジスタ５２
１、レジスタ５２２、演算器５２３およびバス切
換手段SW等を包含する回路集合、５３はメモリ
である。図からも明らかな如く、本実施例では回
路集合５２とメモリ５３とを内部バス５１を挟ん
で対向して配置している。このような配置によつ
て内部バス５１に必要とされる配線領が最小とな
り半導体チツプ面積の増大を防止することができ
る。
第４図は第３図構造の具体例を示すブロツク図
である。第４図において、５４は記憶回路であり
５５〜６０のブロツクを有しており５４１は外部
バス７４とのインターフエイス回路、６１〜６６
は内部バス線、６８〜７０はレジスタ、７１は演
算器、７２はバス切換回路、７３は外部バス、６
７はレジスタ６８〜７１の回路集合である。図か
らも明らかなように、記憶回路５４と回路集合６
７とは内部バスにそつて対向配置されており、そ
のため余分な配線領域が不要となりチツプ面積を
減少させることができる。第７図は第４図のバス
切換回路７２の詳細図であり、各内部バス５１と
外部バス７３はオペアンプOPにより接続されて
おり、制御信号線Ｓに供給される制御信号によつ
て、いずれかのOPが選択され内部バスと外部バ
スが接続される。
である。第４図において、５４は記憶回路であり
５５〜６０のブロツクを有しており５４１は外部
バス７４とのインターフエイス回路、６１〜６６
は内部バス線、６８〜７０はレジスタ、７１は演
算器、７２はバス切換回路、７３は外部バス、６
７はレジスタ６８〜７１の回路集合である。図か
らも明らかなように、記憶回路５４と回路集合６
７とは内部バスにそつて対向配置されており、そ
のため余分な配線領域が不要となりチツプ面積を
減少させることができる。第７図は第４図のバス
切換回路７２の詳細図であり、各内部バス５１と
外部バス７３はオペアンプOPにより接続されて
おり、制御信号線Ｓに供給される制御信号によつ
て、いずれかのOPが選択され内部バスと外部バ
スが接続される。
以上述べたように本発明の回路配置によつて１
チツプマイコンにおけるチツプ面積を大幅に減小
させることができ、かつ情報伝達の経路が短縮さ
れるために従来に比べて高速化を図ることができ
る。
チツプマイコンにおけるチツプ面積を大幅に減小
させることができ、かつ情報伝達の経路が短縮さ
れるために従来に比べて高速化を図ることができ
る。
第１図は本発明に係る半導体集積回路装置の基
本構造を示すブロツク図、第２図は第１図構造の
具体例ブロツク図、第３図は本発明の他の実施例
ブロツク図、第４図は第３図構造の具体例ブロツ
ク図、第５および６図は従来の構造例ブロツク
図、および第７図は第４図切換回路の一実施例回
路図である。 （符号の説明）、１……記憶回路、２……イン
ターフエイス、３……外部共通バス、４……演算
系回路、６……メモリセル、７……ワード線、８
……ビツト線。
本構造を示すブロツク図、第２図は第１図構造の
具体例ブロツク図、第３図は本発明の他の実施例
ブロツク図、第４図は第３図構造の具体例ブロツ
ク図、第５および６図は従来の構造例ブロツク
図、および第７図は第４図切換回路の一実施例回
路図である。 （符号の説明）、１……記憶回路、２……イン
ターフエイス、３……外部共通バス、４……演算
系回路、６……メモリセル、７……ワード線、８
……ビツト線。
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置、記憶手段、入出力インターフ
エース、及び一時記憶手段とこれらを相互接続す
る第１のバス及び第２のバスを有する１チツプ化
された半導体集積回路装置において、 前記記憶手段を挟んで、一方の側に前記中央処
理装置の演算器系回路を対向配置し、他方の側に
前記一時記憶手段を対向配置し、 前記演算系回路と一時記憶手段を前記第２のバ
スに接続し、かつこれら手段の外側に設けられた
前記第１のバスにより、前記演算器系回路と一時
記憶手段が接続され、 該第１のバスは前記演算器系回路と一時記憶手
段の間のデータ転送を行い、前記第２のバスは前
記第１のバスとは独立して設けられ、一時記憶手
段、記憶手段間のデータ転送を行うことを特徴と
する半導体集積回路装置。 ２ 前記第２のバスを切換手段により切り換えら
れるようにした特許請求の範囲第１項に記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30281986A JPS63156349A (ja) | 1986-12-20 | 1986-12-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30281986A JPS63156349A (ja) | 1986-12-20 | 1986-12-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63156349A JPS63156349A (ja) | 1988-06-29 |
| JPH0581061B2 true JPH0581061B2 (ja) | 1993-11-11 |
Family
ID=17913476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30281986A Granted JPS63156349A (ja) | 1986-12-20 | 1986-12-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63156349A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58225440A (ja) * | 1982-06-24 | 1983-12-27 | Matsushita Electric Ind Co Ltd | メモリ制御装置 |
-
1986
- 1986-12-20 JP JP30281986A patent/JPS63156349A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58225440A (ja) * | 1982-06-24 | 1983-12-27 | Matsushita Electric Ind Co Ltd | メモリ制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63156349A (ja) | 1988-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |