JPH0326866B2 - - Google Patents
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- JPH0326866B2 JPH0326866B2 JP59139618A JP13961884A JPH0326866B2 JP H0326866 B2 JPH0326866 B2 JP H0326866B2 JP 59139618 A JP59139618 A JP 59139618A JP 13961884 A JP13961884 A JP 13961884A JP H0326866 B2 JPH0326866 B2 JP H0326866B2
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- JP
- Japan
- Prior art keywords
- interrupt
- circuit
- memory
- address
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Links
- 239000000872 buffer Substances 0.000 description 15
- 239000013598 vector Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 230000008054 signal transmission Effects 0.000 description 4
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明はメモリ回路、特に割込み制御回路に適
用されるメモリ回路に関する。
用されるメモリ回路に関する。
従来のメモリ回路を用いた割込み制御回路の回
路図を第１図に示す。１〜３は割込み要求信号、
４〜６はラツチ回路、７はCPUへの割込み要求
信号、８はCPUからの割込み受付け信号、９〜
１１は複数ビツトで構成される割込みベクタ発生
回路、１２〜１４は複数ビツトで構成される出力
バツフア、１５はデータバスである。さて割込み
要求信号１が入力すると、ラツチ回路４は割込み
要求信号１をラツチし、かつCPUに対しての割
込み要求信号７を出力する。CPUは割込みを許
可すると割込み受付け信号８を出力する。そして
この割込み受付け信号８によつて出力バツフア１
２が起動し、割込みベクタ発生回路９の出力信号
（割込みベクタ情報）がデータバス１５へ接続さ
れる。また割込み要求信号２，３による割込み要
求があつた場合も同様な割込み動作が行なわれ、
それぞれ割込みベクタ情報が割込みベクタ発生回
路１０，１１から出力バツフア１３，１４を経て
データバス１５へ出力される。
路図を第１図に示す。１〜３は割込み要求信号、
４〜６はラツチ回路、７はCPUへの割込み要求
信号、８はCPUからの割込み受付け信号、９〜
１１は複数ビツトで構成される割込みベクタ発生
回路、１２〜１４は複数ビツトで構成される出力
バツフア、１５はデータバスである。さて割込み
要求信号１が入力すると、ラツチ回路４は割込み
要求信号１をラツチし、かつCPUに対しての割
込み要求信号７を出力する。CPUは割込みを許
可すると割込み受付け信号８を出力する。そして
この割込み受付け信号８によつて出力バツフア１
２が起動し、割込みベクタ発生回路９の出力信号
（割込みベクタ情報）がデータバス１５へ接続さ
れる。また割込み要求信号２，３による割込み要
求があつた場合も同様な割込み動作が行なわれ、
それぞれ割込みベクタ情報が割込みベクタ発生回
路１０，１１から出力バツフア１３，１４を経て
データバス１５へ出力される。
上記従来例のように複数の割込みを制御する回
路では、複数ビツト構成の出力バツフアが割込み
の数だけ設置され、それぞれデータバスに接続さ
れている。従つてデータバスには多数の出力バツ
フアによつて大きな容量が付加するので、信号伝
達の速度が低くなるという欠点を有している。
路では、複数ビツト構成の出力バツフアが割込み
の数だけ設置され、それぞれデータバスに接続さ
れている。従つてデータバスには多数の出力バツ
フアによつて大きな容量が付加するので、信号伝
達の速度が低くなるという欠点を有している。
さらにマスクレイアウト的に見ても面積の大き
な出力バツフアを数多く配置するのが好ましくな
い。
な出力バツフアを数多く配置するのが好ましくな
い。
本発明の目的は上記欠点を除去し、信号伝達の
速度が高く、かつ小型の割込み制御回路を実現し
得るメモリ回路を提供することにある。
速度が高く、かつ小型の割込み制御回路を実現し
得るメモリ回路を提供することにある。
本発明に係るメモリ回路は、複数のアドレス線
と、各アドレス線に接続された複数のメモリ素子
と、該各アドレス線に接続された複数のメモリ素
子の内容をデータバスに出力する一つの出力バツ
フアを備え、上記複数のメモリ素子はデータバス
上のデータに基づきセツト可能な第一のメモリ素
子と、データバス上のデータ及びメモリ回路外か
らの外部信号によりセツト可能な第二のメモリ素
子で構成され上記各アドレス線は、アドレスバス
上のアドレスデータ、もしくは上記第一および第
二のメモリ素子の内容に基づき選択されることを
特徴とする。
と、各アドレス線に接続された複数のメモリ素子
と、該各アドレス線に接続された複数のメモリ素
子の内容をデータバスに出力する一つの出力バツ
フアを備え、上記複数のメモリ素子はデータバス
上のデータに基づきセツト可能な第一のメモリ素
子と、データバス上のデータ及びメモリ回路外か
らの外部信号によりセツト可能な第二のメモリ素
子で構成され上記各アドレス線は、アドレスバス
上のアドレスデータ、もしくは上記第一および第
二のメモリ素子の内容に基づき選択されることを
特徴とする。
本発明の一実施例に係るメモリ回路を用いた割
込み制御回路の回路図を第２図に示す。
込み制御回路の回路図を第２図に示す。
１〜３は割込み要求信号、７はCPUへの割込
み要求信号、８はCPUからの割込み受付け信号、
１５はデータバス、２１はアドレスバス、２２は
アドレス線選択回路、２３〜２５はアドレス線、
３８は複数ビツトで構成される出力バツフア、３
９〜４１は割込み制御ゲート、４２は入力バツフ
ア、４３〜４６はメモリ素子出力線である。２６
〜３７はメモリ素子であり、特に２６〜３１は記
憶データが常に割込み制御ゲート３９〜４１に出
力されているメモリ素子、さらに２６〜２８はそ
れぞれ割込み要求信号１〜３によつてセツトする
ことが可能なメモリ素子である。メモリ素子２６
〜２８の回路構成図を第３図に、メモリ素子２９
〜３１の回路構成図を第４図に、メモリ素子３２
〜３７の回路構成図を第５図にそれぞれ示す。
み要求信号、８はCPUからの割込み受付け信号、
１５はデータバス、２１はアドレスバス、２２は
アドレス線選択回路、２３〜２５はアドレス線、
３８は複数ビツトで構成される出力バツフア、３
９〜４１は割込み制御ゲート、４２は入力バツフ
ア、４３〜４６はメモリ素子出力線である。２６
〜３７はメモリ素子であり、特に２６〜３１は記
憶データが常に割込み制御ゲート３９〜４１に出
力されているメモリ素子、さらに２６〜２８はそ
れぞれ割込み要求信号１〜３によつてセツトする
ことが可能なメモリ素子である。メモリ素子２６
〜２８の回路構成図を第３図に、メモリ素子２９
〜３１の回路構成図を第４図に、メモリ素子３２
〜３７の回路構成図を第５図にそれぞれ示す。
以下に本実施例の動作を説明する。
割込み要求信号１により割込みの要求がある
と、メモリ素子２６がセツトされ、割込み制御ゲ
ート３９に「１」を出力する。ここでメモリ素子
２９のデータ内容が「０」であれば、割込み制御
ゲート３９は「１」を出力し、アドレス線２３が
選択されてアドレス線２３に接続されているメモ
リ素子群２６，２９，３２，３５の内容が出力バ
ツフア３８へ送られる。ところで割込み制御ゲー
ト３９の出力が「１」であるので、CPUへの割
込み要求信号７が出力される。そしてCPUが割
込みを許可して割込み受付け信号８が入力する
と、出力バツフア３８が動作するので、メモリ素
子群２６，２９，３２，３５の内容が割込みベク
タ情報としてデータバス１５へ出力される。
と、メモリ素子２６がセツトされ、割込み制御ゲ
ート３９に「１」を出力する。ここでメモリ素子
２９のデータ内容が「０」であれば、割込み制御
ゲート３９は「１」を出力し、アドレス線２３が
選択されてアドレス線２３に接続されているメモ
リ素子群２６，２９，３２，３５の内容が出力バ
ツフア３８へ送られる。ところで割込み制御ゲー
ト３９の出力が「１」であるので、CPUへの割
込み要求信号７が出力される。そしてCPUが割
込みを許可して割込み受付け信号８が入力する
と、出力バツフア３８が動作するので、メモリ素
子群２６，２９，３２，３５の内容が割込みベク
タ情報としてデータバス１５へ出力される。
ところが割込み要求がありメモリ素子２６がセ
ツトされていても、メモリ素子２９の内容が
「１」であれば割込み制御ゲート３９の出力は
「０」となるので、割込み動作は行なわれない。
ツトされていても、メモリ素子２９の内容が
「１」であれば割込み制御ゲート３９の出力は
「０」となるので、割込み動作は行なわれない。
また割込み要求信号２，３による割込み要求に
対しても同様な割込み制御が行なわれる。
対しても同様な割込み制御が行なわれる。
次にメモリ素子群に情報を書き込む動作を説明
する。アドレスバス２１により１本のアドレス線
を指定すると、アドレス線選択回路２２は定さた
アドレス線を選択する。そして選択されたアドレ
ス線に接続しているメモリ素子群に対して、デー
タバス１５から入力バツフア４２を通して割込み
ベクタ情報と割込み制御ゲートの入力情報の書き
込みを行なう。
する。アドレスバス２１により１本のアドレス線
を指定すると、アドレス線選択回路２２は定さた
アドレス線を選択する。そして選択されたアドレ
ス線に接続しているメモリ素子群に対して、デー
タバス１５から入力バツフア４２を通して割込み
ベクタ情報と割込み制御ゲートの入力情報の書き
込みを行なう。
以上のように上記実施例によれば、複数の割込
みを制御するにもかかわらずデータバスに接続さ
れる複数ビツト構成の出力バツフアは一つで済む
ので、データバスに付加する容量が小さくしたが
つて信号伝達の速度が高くなる。さらに回路の面
積を小さくすることができる。
みを制御するにもかかわらずデータバスに接続さ
れる複数ビツト構成の出力バツフアは一つで済む
ので、データバスに付加する容量が小さくしたが
つて信号伝達の速度が高くなる。さらに回路の面
積を小さくすることができる。
本発明によるメモリ回路を割込み制御回路に使
用すると、複数のベクター割込みを複数ビツト構
成の出力バツフア１個で処理することができる。
従つてデータバスに付加する容量が小さく、信号
伝達の高速化が達成されるとともに、回路の小型
化が可能となる。さらにメモリ素子群に任意の割
込みベクタ情報を書き込めるので、１つの割込み
について複数の割込みベクタを設定することによ
り、多様な割込み制御を行なうことが可能であ
る。
用すると、複数のベクター割込みを複数ビツト構
成の出力バツフア１個で処理することができる。
従つてデータバスに付加する容量が小さく、信号
伝達の高速化が達成されるとともに、回路の小型
化が可能となる。さらにメモリ素子群に任意の割
込みベクタ情報を書き込めるので、１つの割込み
について複数の割込みベクタを設定することによ
り、多様な割込み制御を行なうことが可能であ
る。
第１図は従来例に係るメモリ回路を用いた割込
み制御回路の回路図、第２図は実施例に係るメモ
リ回路を用いた割込み制御回路の回路図、第３図
はメモリ素子２６〜２８の回路図、第４図はメモ
リ素子２９〜３１の回路図、第５図はメモリ素子
３２〜３７の回路図である。 １〜３……割込み要求信号、４〜６……ラツチ
回路、７……CPUへの割込み要求信号、８……
CPUからの割込み受付け信号、９〜１１……割
込みベクタ発生回路、１２〜１４，３８……出力
バツフア、１５……データバス、２１……アドレ
スバス、２２……アドレス線選択回路、２３〜２
５……アドレス線、２６〜３７……メモリ素子、
３９〜４１……割込み制御ゲート、４２……入力
バツフア、４３〜４６……メモリ素子出力線。
み制御回路の回路図、第２図は実施例に係るメモ
リ回路を用いた割込み制御回路の回路図、第３図
はメモリ素子２６〜２８の回路図、第４図はメモ
リ素子２９〜３１の回路図、第５図はメモリ素子
３２〜３７の回路図である。 １〜３……割込み要求信号、４〜６……ラツチ
回路、７……CPUへの割込み要求信号、８……
CPUからの割込み受付け信号、９〜１１……割
込みベクタ発生回路、１２〜１４，３８……出力
バツフア、１５……データバス、２１……アドレ
スバス、２２……アドレス線選択回路、２３〜２
５……アドレス線、２６〜３７……メモリ素子、
３９〜４１……割込み制御ゲート、４２……入力
バツフア、４３〜４６……メモリ素子出力線。
Claims (1)
- 【特許請求の範囲】 １ 複数のアドレス線と、各アドレス線に接続さ
れた複数のメモリ素子と、該各アドレス線に接続
された複数のメモリ素子に対して共通に設けら
れ、これらメモリ素子の内容をデータバスに出力
する単一の出力バツフアを備え、 前記各アドレス線に接続された複数のメモリ素
子は、データバス上のデータに基づきセツト可能
な第一のメモリ素子と、データバス上のデータ及
び割込要求信号によりセツト可能な第二のメモリ
素子で構成され、 前記各アドレス線は、アドレスバス上のアドレ
スデータ、もしくは前記第一および第二のメモリ
素子の内容に基づき選択されることを特徴とする
メモリ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59139618A JPS6118059A (ja) | 1984-07-05 | 1984-07-05 | メモリ回路 |
| DE8585108147T DE3579851D1 (de) | 1984-07-05 | 1985-07-01 | Unterbrechungssteuerungsschaltung. |
| EP85108147A EP0167140B1 (en) | 1984-07-05 | 1985-07-01 | Interruption control circuit |
| US07/298,289 US4987535A (en) | 1984-07-05 | 1989-01-17 | Interruption control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59139618A JPS6118059A (ja) | 1984-07-05 | 1984-07-05 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6118059A JPS6118059A (ja) | 1986-01-25 |
| JPH0326866B2 true JPH0326866B2 (ja) | 1991-04-12 |
Family
ID=15249480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59139618A Granted JPS6118059A (ja) | 1984-07-05 | 1984-07-05 | メモリ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4987535A (ja) |
| EP (1) | EP0167140B1 (ja) |
| JP (1) | JPS6118059A (ja) |
| DE (1) | DE3579851D1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268632A (ja) * | 1988-09-05 | 1990-03-08 | Toshiba Corp | 割込み制御装置 |
| US5081702A (en) * | 1989-03-09 | 1992-01-14 | Allied-Signal Inc. | Method and apparatus for processing more than one high speed signal through a single high speed input terminal of a microcontroller |
| US5551033A (en) * | 1991-05-17 | 1996-08-27 | Zenith Data Systems Corporation | Apparatus for maintaining one interrupt mask register in conformity with another in a manner invisible to an executing program |
| US5652890A (en) * | 1991-05-17 | 1997-07-29 | Vantus Technologies, Inc. | Interrupt for a protected mode microprocessor which facilitates transparent entry to and exit from suspend mode |
| JPH05233318A (ja) * | 1992-02-18 | 1993-09-10 | Nec Corp | マイクロプロセッサ |
| US5412782A (en) | 1992-07-02 | 1995-05-02 | 3Com Corporation | Programmed I/O ethernet adapter with early interrupts for accelerating data transfer |
| US5530874A (en) * | 1993-02-02 | 1996-06-25 | 3Com Corporation | Network adapter with an indication signal mask and an interrupt signal mask |
| US5692199A (en) * | 1993-10-28 | 1997-11-25 | Elonex I.P. Holdings, Ltd. | Personal digital assistant module having a host interconnect bus without an interrupt line and which handles interrupts as addresses associated with specific interrupts in memory |
| US5689713A (en) * | 1995-03-31 | 1997-11-18 | Sun Microsystems, Inc. | Method and apparatus for interrupt communication in a packet-switched computer system |
| KR0156173B1 (ko) * | 1995-11-21 | 1998-11-16 | 문정환 | 인터럽트 발생회로 |
| JP2002055830A (ja) | 2000-05-29 | 2002-02-20 | Seiko Epson Corp | 割込信号生成装置及び割込信号の生成方法 |
| JP4680366B2 (ja) * | 2000-10-10 | 2011-05-11 | 株式会社岡村製作所 | 商品陳列装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3999165A (en) * | 1973-08-27 | 1976-12-21 | Hitachi, Ltd. | Interrupt information interface system |
| US4004283A (en) * | 1974-10-30 | 1977-01-18 | Motorola, Inc. | Multiple interrupt microprocessor system |
| US4315314A (en) * | 1977-12-30 | 1982-02-09 | Rca Corporation | Priority vectored interrupt having means to supply branch address directly |
| IT1192603B (it) * | 1977-12-30 | 1988-04-20 | Rca Corp | Apparato di interruzione di un programma,su base prioritaria,dotato di mezzi per l'alimentazione diretta dell'indirizzo di salto |
| US4200912A (en) * | 1978-07-31 | 1980-04-29 | Motorola, Inc. | Processor interrupt system |
| JPS55123736A (en) * | 1979-03-16 | 1980-09-24 | Hitachi Ltd | Interrupt control system |
-
1984
- 1984-07-05 JP JP59139618A patent/JPS6118059A/ja active Granted
-
1985
- 1985-07-01 EP EP85108147A patent/EP0167140B1/en not_active Expired - Lifetime
- 1985-07-01 DE DE8585108147T patent/DE3579851D1/de not_active Expired - Fee Related
-
1989
- 1989-01-17 US US07/298,289 patent/US4987535A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3579851D1 (de) | 1990-10-31 |
| JPS6118059A (ja) | 1986-01-25 |
| EP0167140B1 (en) | 1990-09-26 |
| US4987535A (en) | 1991-01-22 |
| EP0167140A2 (en) | 1986-01-08 |
| EP0167140A3 (en) | 1986-09-03 |
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