JPS63156349A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は半導体集積回路装置の構造において、各回路の
配置と内部バス線の共通化と短縮化を図り、半導体チッ
プ面積の増大を防止しかつアクセスの高速化を図ったも
のである。

〔産業上の利用分野〕

本発明は半導体集積回路装置に関し、特にワンチップマ
イクロコンピュータを構成する大規模集積回路（以下、
ＬＳＩ）の構造に関する。

〔従来の技術及び発明が解決しようとする問題点〕既に
知られるように、ワンチップマイクロコンピュータ（以
下、１チツプマイコン）は、マイクロコンピュータその
ものを１チツプ化したものであり、中央処理装置（ＣＰ
Ｕ）、記憶装置（ＲＯＭ　。

ＲＡＭ）、入出力インターフェイス（Ｉ　１０）等を１
つのチップにパッケージしたＬＳＩである。１チツプマ
イコンに要求される要件は、いうまでもなく高速化、高
密度化、小型化等であり、例えば、ＣＰＵの演算手段等
に付随するレジスタ等の一時記憶手段の情報を迅速にＲ
ＡＭに高速に書き込んだりＲＡＭからレジスタに高速に
読み出したり必要が出てくる。一方、半導体チップはそ
の面積がコストに大きな影響を及ぼすため出来る限り少
ない面積で所望の機能を達成すべく高密度化、小型化が
必要である。即ち、１チツプマイコンでは、ＣＰＵ　、
　ＲＯＭ　、　ＲＡＭ　、　　Ｉ　１０等の配置とこれ
らを結ぶバスとの配置次第で、その高性能化、小型化、
低コスト化に大きな影響を与える。

第５図は従来の１チツプマイコンの要部構成の一例であ
る。第５図において、１５はメモリセル、１６はメモリ
セルを選択するためのワード線、１７は読出し又は書込
みのためのピッ＋−ｂｉ、１８はビット線のデータを出
力する選択回路、１９は各回路ブロック間を結ぶ共通バ
ス、２０は演算器回路系とバス１９との切換回路、２１
は演算器に阻隔する一時記憶手段としてのレジスタ、２
２は演算器、２３は切換回路２０、レジスタ２Ｌ演算器
２２等を結ぶＣＰＵ内の内部バスである。

このような構成において、例えば、レジスタ２１に格納
されているデータをメモリ１５に記憶させるためには、
内部バス２３→切換回路２０→共通バス１９→選択回路
１８→ビット線１７−メモリ１５、の経路を専有する構
成となっている。。

このように、例えば、記憶回路に記憶させるときでも、
ＣＰＵ内の演算器系と記憶回路との間に専用の経路を持
たない構成となっているため、演算器系と記憶回路との
間の情報伝達をするためには、他の情報伝達を停止して
、上記の如き経路によって共通バスを専有し、全体とし
てスループットを低下させるという問題を生じていた。

第６図は従来の１チツプマイコンの他の例である。第６
図において、３５はＣＰＵ、３６〜４１は記憶回路、３
４は前記ＣＰＵと記憶回路とを接続する内部バス、４２
は外部バス、４３および４４は外部回路である。図から
も明らかなように、ＣＰＩＪ３５と記憶回路（３６〜４
１）を結ぶ内部バス３４のための配線領域を半導体チッ
プの一部分に設けざるを得す、さらに外部バス４２を介
してデータ伝送を行なうようになっているため、外部バ
スを通さず直接接続される信号線については上記の内部
バス３４の如く別個に設ける必要があり、チップ面積の
増大を来すといった問題があった。

〔問題点を解決するための手段および作用〕本発明は上
記の問題点を解消した半導体集積回路装置を提供するこ
とにあり、その手段は、中央処理装置、記憶手段、入出
力インターフェイス、および一時記憶手段とこれらを相
互接続する内部バスおよび外部共通バスを有する半導体
集積回路装置において、前記記憶手段を挟んで、一方の
側に前記中央処理装置の演算器系回路を対向配置し、他
方の側に前記一時記憶手段を対向配置し、前記記憶手段
を介して前記演算系回路と一時記憶手段を前記内部バス
により接続し、かつこれら手段の外側に前記外部共通バ
スを設けたことを特徴とする。

〔実施例〕

第１図は本発明に係る半導体集積回路装置の基本構造を
示すブロック図である。第１図において、１は記憶回路
、２は外部共通バス３へのインターフェイス回路、４は
ＣＰＵ内の演算器系回路、５は外部インターフェイス回
路である。図からも明らかな如く、本発明の構造では、
記憶回路１を挟んで、外部バスインターフェイス回路２
とは逆の側に、対向して記憶回路ｌと隣接して演算器系
回路４を配置したものである。このように、記憶回路１
の両側に共通バス３へのインターフェイス２と演算器回
路４が配置されているため、共通バス３と演算器系回路
４の双方から記憶回路１ヘアクセスすることが可能とな
りアクセスの高速化を図ることができ、かつ回路の面積
を従来に比して大幅に減小させることができる。

第２図は第１図構造の具体的実施例を示すブロック図で
ある。第２図において、６は記憶回路ｌ内の複数個のメ
モリセル、７はメモリセル６を選択するワード線、８は
読出し／書込みのビット線、９はピント線を選択する選
択回路、１０は各回路ブロック間を結ぶ共通バス、１１
はインターフェイス回路、１２は一時記憶手段としての
レジスタ、１３は演算回路、１４は演算器系回路と共通
バス１０との間のインターフェイス回路である。図から
も明らかなように、ビット線８は選択回路９とインター
フェイス１１の間を結んでおり、このため、共通バス１
０とレジスタ１２の双方からのアクセスが可能であり、
アクセスの高速化を図ることができる。

第３図は本発明のさらに他の実施例を示すブロック図で
ある。第３図において、５１は内部ハスであり、外部回
路（ａ）および（ｂ）との間にバス切換手段ＳＷが設け
られており、５２はレジスタ５２１、レジスタ５２２、
演算器５２３およびバス切換手段ＳＷ等を包含する回路
集合、５３はメモリである。図からも明らかな如く、本
実施例では回路集合５２とメモリ５３とを内部バス５１
を挟んで対向して配置している。このような配置によっ
て内部バス５１に必要とされる配線領が最小となり半導
体チップ面積の増大を防止することができる。

第４図は第３図構造の具体例を示すブロック図である。

第４図において、５４は記憶回路であり５５〜６０のブ
ロックを有しており５４１　は外部ハス７４とのインタ
ーフェイス回路、６１〜６６は内部バス線、６８〜７０
はレジスタ、７１は演算器、７２はバス切換回路、７３
は外部バス、６７はレジスタ６８〜７１の回路集合であ
る。図からも明らかなように、記憶回路５４と回路集合
６７とは内部バスにそって対向配置されており、そのた
め余分な配線領域が不要となりチップ面積を減小させる
ことができる。第７図は第４図のバス切換回路７２の詳
細図であり、各内部バス５１と外部バス７３はオペアン
プＯＰにより接続されており、制御信号線Ｓに供給され
る制御信号によって、いずれかのＯＰが選択され内部バ
スと外部バスが接続される。

〔発明の効果〕

以上述べたように本発明の回路配置によって１チツプマ
イコンにおけるチップ面積を大幅に減小させることがで
き、かつ情報伝達の経路が短縮されるために従来に比べ
て高速化を図ることができる。

【図面の簡単な説明】

第１図は本発明に係る半導体集積回路装置の基本構造を
示すブロック図、 第２図は第１図構造の具体例ブロック図、第３図は本発
明の他の実施例ブロック図、第４図は第３図構造の具体
例ブロック図、第５および６図は従来の構造例ブロック
図、および 第７図は第４図切換回路の一実施例回路図である。 （符号の説明） １・・・記憶回路、　　　　２・・・インターフェイス
、３・・・外部共通ハス、　４・・・演算系回路、６・
・・メモリセル、　　　７・・・ワード線、８・・・ビ
ット線。 本発明の基本構造ブロック図 第１　図 本発明の具体例ブロック図 第２図 本発明の他の実施例ブロック図 第４図 従来の構造例ブロック図 第５図 従来の構造他の例ブロック図 第６図

Claims (1)

1. 【特許請求の範囲】 １、中央処理装置、記憶手段、入出力インターフェイス
   、および一時記憶手段とこれらを相互接続する内部バス
   および外部共通バスを有する半導体集積回路装置におい
   て、前記記憶手段を挟んで、一方の側に前記中央処理装
   置の演算器系回路を対向配置し、他方の側に前記一時記
   憶手段を対向配置し、前記記憶手段を介して前記演算系
   回路と一時記憶手段を前記内部バスにより接続し、かつ
   これら手段の外側に前記外部共通バスを設けたことを特
   徴とする半導体集積回路装置。 ２、前記内部バスを切換手段により切換えられるように
   した特許請求の範囲第１項記載の装置。