JPH0715660B2 - プログラム可能な相互接続マトリクス - Google Patents
プログラム可能な相互接続マトリクスInfo
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- JPH0715660B2 JPH0715660B2 JP1345090A JP34509089A JPH0715660B2 JP H0715660 B2 JPH0715660 B2 JP H0715660B2 JP 1345090 A JP1345090 A JP 1345090A JP 34509089 A JP34509089 A JP 34509089A JP H0715660 B2 JPH0715660 B2 JP H0715660B2
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- output
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Description
【発明の詳細な説明】 発明の背景 この発明は半導体チップ上の、ディジタル信号を記憶
し、処理するディジタル・デバイスのアーキテクチャに
関する。これらのデバイスは、たとえば種々の装置のた
めのディジタル・マイクロプロセッサやディジタル制御
装置を含む。
し、処理するディジタル・デバイスのアーキテクチャに
関する。これらのデバイスは、たとえば種々の装置のた
めのディジタル・マイクロプロセッサやディジタル制御
装置を含む。
先行技術のそのような２つのディジタル・デバイスが第
１図および第２図に示される。第１図のデバイスは直列
に機能オペレーションを実行し、他方第２図のデバイス
は並列に機能オペレーションを実行する。それゆえ、第
１図のデバイスは第２図のデバイスより、比較的簡単な
構成であるが、そのオペレーションは遅い。
１図および第２図に示される。第１図のデバイスは直列
に機能オペレーションを実行し、他方第２図のデバイス
は並列に機能オペレーションを実行する。それゆえ、第
１図のデバイスは第２図のデバイスより、比較的簡単な
構成であるが、そのオペレーションは遅い。
たとえば、これらのデバイスが行なうべき１つの機能と
して、入力レジスタIR1およびIR2からディジタル・オペ
ランドを受信し、これらオペランドを加え合わせ、その
合計を出力レジスタOR1に記憶し、その合計を右に１ビ
ットだけシフトし、そしてシフトされた合計を出力レジ
スタOR2に記憶するものとする。このオペレーション
は、第１図のデバイスでは、行なうのに４サイクル時間
を要するが、第２図のデバイスでは、行なうのにわずか
２サイクル時間を要するだけである。
して、入力レジスタIR1およびIR2からディジタル・オペ
ランドを受信し、これらオペランドを加え合わせ、その
合計を出力レジスタOR1に記憶し、その合計を右に１ビ
ットだけシフトし、そしてシフトされた合計を出力レジ
スタOR2に記憶するものとする。このオペレーション
は、第１図のデバイスでは、行なうのに４サイクル時間
を要するが、第２図のデバイスでは、行なうのにわずか
２サイクル時間を要するだけである。
第１図のデバイスの最初のサイクル時間の間に、レジス
タ10のデータはマルチプレクサ11およびシフタ12（これ
はＯビット配置にシフトするよう制御されている）を介
してRAM13に伝送される。次に、入力レジスタ14からの
データはマルチプレクサ11を介して演算論理装置15に送
られ、RAM13に記憶された前述のデータもまた演算論理
装置15に送られる。そして、その合計がRAM13に記憶さ
れる。
タ10のデータはマルチプレクサ11およびシフタ12（これ
はＯビット配置にシフトするよう制御されている）を介
してRAM13に伝送される。次に、入力レジスタ14からの
データはマルチプレクサ11を介して演算論理装置15に送
られ、RAM13に記憶された前述のデータもまた演算論理
装置15に送られる。そして、その合計がRAM13に記憶さ
れる。
次に、RAM13の合計は、シフタ12および出力レジスタ16
に送られ、シフタ12からのシフトされた合計は、RAM13
に再記憶される。そうして、RAM13のシフトされた合計
は、マルチプレクサ11を介して出力レジスタ17に送られ
る。
に送られ、シフタ12からのシフトされた合計は、RAM13
に再記憶される。そうして、RAM13のシフトされた合計
は、マルチプレクサ11を介して出力レジスタ17に送られ
る。
比較してみると、第２図のデバイスにおいて、以下のよ
うな同様のオプレーションが実行される。第１のサイク
ルの間に、入力レジスタ20および24のデータは、それぞ
れマルチプレクサ21bおよび21cを介して、演算論理装置
25に送られ、そしてその合計は次にマルチプレクサ21a
および21eを介してそれぞれRAM23および出力レジスタ26
に送られる。そして、次のサイクルにおいて、RAM23の
記憶合計は、マルチプレクサ21dを介してシフタ22に送
られ、シフトされた合計はマルチプレクサ21eを介して
出力レジスタ27に送られる。
うな同様のオプレーションが実行される。第１のサイク
ルの間に、入力レジスタ20および24のデータは、それぞ
れマルチプレクサ21bおよび21cを介して、演算論理装置
25に送られ、そしてその合計は次にマルチプレクサ21a
および21eを介してそれぞれRAM23および出力レジスタ26
に送られる。そして、次のサイクルにおいて、RAM23の
記憶合計は、マルチプレクサ21dを介してシフタ22に送
られ、シフトされた合計はマルチプレクサ21eを介して
出力レジスタ27に送られる。
第２図のデバイスが、そのオペレーションを実行する速
度は、もちろん、興味ある特徴である。しかしながら、
その速度を得るために、制御メモリ29からそれぞれリー
ド28aないし28eによって個々の制御信号が送られる各マ
ルチプレクサ21aないし21eが必要である。各マルチプレ
クサ21aないし21eは、６つの入力端子を備えているけれ
ど、少なくとも３つのエンコードされたディジタル信号
がそれぞれの制御リードによって各マルチプレクサに送
られなければならない。
度は、もちろん、興味ある特徴である。しかしながら、
その速度を得るために、制御メモリ29からそれぞれリー
ド28aないし28eによって個々の制御信号が送られる各マ
ルチプレクサ21aないし21eが必要である。各マルチプレ
クサ21aないし21eは、６つの入力端子を備えているけれ
ど、少なくとも３つのエンコードされたディジタル信号
がそれぞれの制御リードによって各マルチプレクサに送
られなければならない。
それゆえに、これらの制御信号を記憶する制御メモリ29
は、第１図のデバイスの制御メモリ19と比べて相対的に
広くなければならない。第１図のデバイスは、たった１
つのマルチプレクサ11を備え、入力を選択するのにリー
ド18に、たった２つのエンコードされたディジタル制御
信号を要求する。もっともこれは、実行のための相対的
に狭い制御メモリが、より小さいチップスペースを要求
するがゆえに、興味ある特徴である。
は、第１図のデバイスの制御メモリ19と比べて相対的に
広くなければならない。第１図のデバイスは、たった１
つのマルチプレクサ11を備え、入力を選択するのにリー
ド18に、たった２つのエンコードされたディジタル制御
信号を要求する。もっともこれは、実行のための相対的
に狭い制御メモリが、より小さいチップスペースを要求
するがゆえに、興味ある特徴である。
それゆえに、この発明の主たる目的は、半導体チップ上
のディジタル・デバイスのための新しい、そして改良さ
れたアーキテクチャであって、相対的に狭い制御言語に
応じて種々の並列経路でデータが速く処理され得るもの
を提供することである。
のディジタル・デバイスのための新しい、そして改良さ
れたアーキテクチャであって、相対的に狭い制御言語に
応じて種々の並列経路でデータが速く処理され得るもの
を提供することである。
発明の簡単な概要 これらおよび他の目的は、半導体チップ上のプログラム
可能な相互接続マトリクスに関する発明に従って達成さ
れる。そのプログラム可能な相互接続マトリクスは、信
号を搬送するための複数の多ビット入力バスおよび複数
の多ビット出力バス、ならびに複数組の選択可能な電気
的コンタクトを含む。各組の電気的コンタクトは、複数
の入力バスのうち任意の所望の組の入力バスのそれぞれ
のビットを出力バスのうち任意の所望の組の出力バスの
対応するビットに至らせる１組の並列経路を規定する。
さらにそのプログラム可能な相互接続マトリクスは、コ
ンタクトの各組に対する１つの各制御コードを受けるた
めの制御入力、および各個々のコードに応答してそのコ
ードに対するコンタクトの各組により規定された並列経
路に沿って入力バスおよび出力バスの間で信号を転送さ
せるための手段を含む。
可能な相互接続マトリクスに関する発明に従って達成さ
れる。そのプログラム可能な相互接続マトリクスは、信
号を搬送するための複数の多ビット入力バスおよび複数
の多ビット出力バス、ならびに複数組の選択可能な電気
的コンタクトを含む。各組の電気的コンタクトは、複数
の入力バスのうち任意の所望の組の入力バスのそれぞれ
のビットを出力バスのうち任意の所望の組の出力バスの
対応するビットに至らせる１組の並列経路を規定する。
さらにそのプログラム可能な相互接続マトリクスは、コ
ンタクトの各組に対する１つの各制御コードを受けるた
めの制御入力、および各個々のコードに応答してそのコ
ードに対するコンタクトの各組により規定された並列経
路に沿って入力バスおよび出力バスの間で信号を転送さ
せるための手段を含む。
この発明の種々の特徴と利点は、以下の詳細な説明と添
付図面とを参照することによって、最もよく理解される
であろう。
付図面とを参照することによって、最もよく理解される
であろう。
詳細な説明 さて、第３図を参照して、この発明に従って構成された
半導体チップ上のディジタル・デバイスが示されてい
る。そのデバイスは、１対の入力レジスタ30および34、
１対の出力レジスタ36および37、RAM33,演算論理装置3
5、およびシフタ32を含む。基本的には、構成部分30,3
3,34,36および37はディジタル信号を記憶するための手
段を備え、他方構成部分32および35はそれら信号によっ
て機能オペレーションを実行するための手段を備える。
しかし、記憶手段および機能実行手段は任意の或る特定
の機械サイクルの間に種々の並列オペレーションを実行
するために相互接続される態様は、相互接続マトリクス
40によって決定される。
半導体チップ上のディジタル・デバイスが示されてい
る。そのデバイスは、１対の入力レジスタ30および34、
１対の出力レジスタ36および37、RAM33,演算論理装置3
5、およびシフタ32を含む。基本的には、構成部分30,3
3,34,36および37はディジタル信号を記憶するための手
段を備え、他方構成部分32および35はそれら信号によっ
て機能オペレーションを実行するための手段を備える。
しかし、記憶手段および機能実行手段は任意の或る特定
の機械サイクルの間に種々の並列オペレーションを実行
するために相互接続される態様は、相互接続マトリクス
40によって決定される。
マトリクス40は、複数の入力バス41aないし41fと、複数
の出力バス42aないし42eとを含む。各入力バス41aない
し41fは、記憶手段または機能手段30ないし37のそれぞ
れ１つから信号を受信するように接続されており、各出
力バスはこれら同じ記憶および機能手段のそれぞれ１つ
に信号を送信するよう接続されている。これら相互接続
は、第３図に、マトリクス42へ／から太い黒線で描かれ
ている。
の出力バス42aないし42eとを含む。各入力バス41aない
し41fは、記憶手段または機能手段30ないし37のそれぞ
れ１つから信号を受信するように接続されており、各出
力バスはこれら同じ記憶および機能手段のそれぞれ１つ
に信号を送信するよう接続されている。これら相互接続
は、第３図に、マトリクス42へ／から太い黒線で描かれ
ている。
また、マトリクス40には、Ｎ組の選択可能な電気的コン
タクトが含まれている（ここに、Ｎは任意の正の整数で
ある）。コンタクトの各組は選択的に入力バスを出力バ
スへ相互結合する。１つの図が任意のこれら電気的コン
タクトの任意の単一の組を表わすのに要求され、そして
Ｎ組のコンタクトが第4A図ないし第4F図に表わされてい
る。
タクトが含まれている（ここに、Ｎは任意の正の整数で
ある）。コンタクトの各組は選択的に入力バスを出力バ
スへ相互結合する。１つの図が任意のこれら電気的コン
タクトの任意の単一の組を表わすのに要求され、そして
Ｎ組のコンタクトが第4A図ないし第4F図に表わされてい
る。
マトリクス40は、さらに、リード38のエンコードされた
制御信号に応答して、入力バス41aないし41fから、Ｎ組
の電気的コンタクトの任意の特定の１組を介して、対応
する出力バス42aないし42eに信号を転送する手段を含
む。すなわち、リード38の１つのコードに応答して、信
号は入力バスから出力バスへ電気的コンタクトの１組を
介して転送され、リード38の別のコードに応答して、信
号は入力バスから出力バスに電気的コンタクトの別の組
を介して転送されるという具合である。
制御信号に応答して、入力バス41aないし41fから、Ｎ組
の電気的コンタクトの任意の特定の１組を介して、対応
する出力バス42aないし42eに信号を転送する手段を含
む。すなわち、リード38の１つのコードに応答して、信
号は入力バスから出力バスへ電気的コンタクトの１組を
介して転送され、リード38の別のコードに応答して、信
号は入力バスから出力バスに電気的コンタクトの別の組
を介して転送されるという具合である。
Ｎ組の電気的コンタクトがあるので、リード38の信号
は、Ｎの異なるコードだけを必要とする。しかしなが
ら、同時に、ディジタルデータは第３図のデバイスによ
って相対的に早く処理されることができる。というの
は、相互接続マトリクス40の多入力バスおよび多出力バ
スによって、データが各Ｎコードに応答して、異なる並
列経路で処理されることができるからである。
は、Ｎの異なるコードだけを必要とする。しかしなが
ら、同時に、ディジタルデータは第３図のデバイスによ
って相対的に早く処理されることができる。というの
は、相互接続マトリクス40の多入力バスおよび多出力バ
スによって、データが各Ｎコードに応答して、異なる並
列経路で処理されることができるからである。
特別の例として、第4A図ないし第4F図の概要図を考えて
みる。これら各図は、入力バスと出力バスとが相互結合
された選択可能な電気的コンタクトの１組を示す。上述
のように、或る特定の瞬時に「活性化される」選択可能
なコンタクトの特定の組は、リード38のエンコードされ
た制御信号の状態によって決定される。
みる。これら各図は、入力バスと出力バスとが相互結合
された選択可能な電気的コンタクトの１組を示す。上述
のように、或る特定の瞬時に「活性化される」選択可能
なコンタクトの特定の組は、リード38のエンコードされ
た制御信号の状態によって決定される。
第4A図は、バス41cと42a、バス41bと42b、およびバス41
eと42eを相互結合する電気的コンタクトの第１の組を示
す。信号は、リード38の（001）の機能コードに応答し
て、このコンタクトの組を介して送られる。その結果、
データは３つの独立した並列経路を進められる。これら
の経路の１つは、RAM33から演算論理装置35を介してRAM
に戻る。別の経路は、RAM33の１つの出力から、RAMの他
の入力に戻る。また、別の経路は、入力レジスタ34から
出力レジスタ36および37である。これら３つの経路は、
第4A図に、３本の異なる斜線の組で示される。
eと42eを相互結合する電気的コンタクトの第１の組を示
す。信号は、リード38の（001）の機能コードに応答し
て、このコンタクトの組を介して送られる。その結果、
データは３つの独立した並列経路を進められる。これら
の経路の１つは、RAM33から演算論理装置35を介してRAM
に戻る。別の経路は、RAM33の１つの出力から、RAMの他
の入力に戻る。また、別の経路は、入力レジスタ34から
出力レジスタ36および37である。これら３つの経路は、
第4A図に、３本の異なる斜線の組で示される。
コンタクトの第２の組は、リード38の（010）の機能コ
ードで選択されており、それは、第4B図に示される。さ
らに、このコンタクトの組は３つの異なる並列経路を備
える。１つの経路はRAM33から演算論理装置35を通りRAM
に戻る。別の経路は入力レジスタ30からRAM33に行って
いる。そして、別の経路はRAM33から演算論理装置35を
通って出力レジスタ36および37へ行っている。
ードで選択されており、それは、第4B図に示される。さ
らに、このコンタクトの組は３つの異なる並列経路を備
える。１つの経路はRAM33から演算論理装置35を通りRAM
に戻る。別の経路は入力レジスタ30からRAM33に行って
いる。そして、別の経路はRAM33から演算論理装置35を
通って出力レジスタ36および37へ行っている。
第4C図，第4D図，第4E図および第4F図示される各コンタ
クトの組もまた、３つの異なる並列データ経路を備え
る。これらのコンタクトは接続の記憶場所によって規定
され、それらは装置設計者によって選択される。それゆ
え、それら並列経路を備えるコンタクトは完成している
データ処理の特別の形式のために最も有効であり、デバ
イスに非常に順応性を持たせる。
クトの組もまた、３つの異なる並列データ経路を備え
る。これらのコンタクトは接続の記憶場所によって規定
され、それらは装置設計者によって選択される。それゆ
え、それら並列経路を備えるコンタクトは完成している
データ処理の特別の形式のために最も有効であり、デバ
イスに非常に順応性を持たせる。
この順応性の際立った例として、第4A図のコンタクトの
組が、各出力バスを異なる入力バスに結合し、第4C図の
コンタクトの組が、出力バスのいくつかを同じ入力バス
に相互結合し、そして第4F図のコンタクトの組が、異な
る入力バスの部分を単一出力バスに相互結合することに
注目されたい。この順応性にもかかわらず、開示したデ
バイスは半導体チップ上での実現のために良く適合され
る、というのは、これら種々の並列経路のすべてを制御
する制御言語の大きさが相対的に狭いからである。
組が、各出力バスを異なる入力バスに結合し、第4C図の
コンタクトの組が、出力バスのいくつかを同じ入力バス
に相互結合し、そして第4F図のコンタクトの組が、異な
る入力バスの部分を単一出力バスに相互結合することに
注目されたい。この順応性にもかかわらず、開示したデ
バイスは半導体チップ上での実現のために良く適合され
る、というのは、これら種々の並列経路のすべてを制御
する制御言語の大きさが相対的に狭いからである。
さて第５図を参照して、マトリクス40の部分的回路図が
描かれている。この図において、参照番号41a−１ない
し41f−１はそれぞれ入力バスヒ41aないし41fの第１ビ
ットを示し、参照番号42a−１および42b−１はそれぞれ
出力バス42aおよび42bの第１ビットを示し、そして参照
番号38−１ないし38−４は、制御ライン38のコードのそ
れぞれのデコード信号を受信する、４つの制御ラインを
示す。
描かれている。この図において、参照番号41a−１ない
し41f−１はそれぞれ入力バスヒ41aないし41fの第１ビ
ットを示し、参照番号42a−１および42b−１はそれぞれ
出力バス42aおよび42bの第１ビットを示し、そして参照
番号38−１ないし38−４は、制御ライン38のコードのそ
れぞれのデコード信号を受信する、４つの制御ラインを
示す。
出力バス42a−１は４つのトランジスタ51aないし54aの
ソースに接続され、出力バス42b−１は別の４つのトラ
ンジスタ51bないし54bのソースに接続される。トランジ
スタ51aおよび51bは制御ライン38−１に結合されたゲー
トを有し、トランジスタ52aおよび52bは制御ライン38−
２に結合されたゲートを有し、トランジスタ53aおよび5
3bは制御ライン38−３に結合されたゲートを有し、そし
てトランジスタ54aおよび54bは制御ライン38−４に結合
されたゲートを有する。
ソースに接続され、出力バス42b−１は別の４つのトラ
ンジスタ51bないし54bのソースに接続される。トランジ
スタ51aおよび51bは制御ライン38−１に結合されたゲー
トを有し、トランジスタ52aおよび52bは制御ライン38−
２に結合されたゲートを有し、トランジスタ53aおよび5
3bは制御ライン38−３に結合されたゲートを有し、そし
てトランジスタ54aおよび54bは制御ライン38−４に結合
されたゲートを有する。
リード38の001のコードは、リード38−１にハイ論理信
号を生じ、リード38の010のコードは、リード38−２に
ハイ論理信号を生じ、以下同様である。そしてリード38
−１ないし38−４のハイ論理信号は、それぞれのトラン
ジスタを導通させる。
号を生じ、リード38の010のコードは、リード38−２に
ハイ論理信号を生じ、以下同様である。そしてリード38
−１ないし38−４のハイ論理信号は、それぞれのトラン
ジスタを導通させる。
各トランジスタ51aないし54aおよび51bないし54bのドレ
インは、入力バスリード41a−１ないし41f−１のそれぞ
れに対して交差するように延ばされている。これらドレ
インの延長と入力バスリードとの交差において、選択可
能コンタクトが作られる。或る代表的な選択可能なコン
タクトは、第５図に、交差点に黒点70で示されている。
たとえば、１つのコンタクトは、バス41e−１とトラン
ジスタ51aのドレインの延長との交差点に生じ、別のコ
ンタクトはバス41c−１とトランジスタ52aのドレインの
延長との交差点に生じる、という具合である。
インは、入力バスリード41a−１ないし41f−１のそれぞ
れに対して交差するように延ばされている。これらドレ
インの延長と入力バスリードとの交差において、選択可
能コンタクトが作られる。或る代表的な選択可能なコン
タクトは、第５図に、交差点に黒点70で示されている。
たとえば、１つのコンタクトは、バス41e−１とトラン
ジスタ51aのドレインの延長との交差点に生じ、別のコ
ンタクトはバス41c−１とトランジスタ52aのドレインの
延長との交差点に生じる、という具合である。
コンタクトの数と位置とを適当に選ぶことで、いずれの
入力バスのディジタル信号も、リード38のいずれかのコ
ードに応答して、出力バスのいずれかに選択的に結合さ
れる。たとえば、リード38−１のハイ制御信号は、入力
バス41d−１の信号を出力バス42a−１に選択的に結合さ
せ、入力バス41b−１の信号と出力バス42b−１とを選択
的に結合させる。別の例として、リード38−２のハイ論
理信号は、入力バス41c−１の信号と出力バス42a−１お
よび42b−１の双方とを選択的に結合させる。
入力バスのディジタル信号も、リード38のいずれかのコ
ードに応答して、出力バスのいずれかに選択的に結合さ
れる。たとえば、リード38−１のハイ制御信号は、入力
バス41d−１の信号を出力バス42a−１に選択的に結合さ
せ、入力バス41b−１の信号と出力バス42b−１とを選択
的に結合させる。別の例として、リード38−２のハイ論
理信号は、入力バス41c−１の信号と出力バス42a−１お
よび42b−１の双方とを選択的に結合させる。
第５図の１つの好ましい物理的構成は、第６図に示され
ている。この実施例において、トランジスタ51aないし5
4aおよび51bないし54bの各ゲートと、対応する制御ライ
ンへのこれらのゲートの延長とは、ドープされたポリシ
リコンで作られる。このポリシリコンは、SiO2のような
絶縁層に位置し、半導体表面に順に位置する。
ている。この実施例において、トランジスタ51aないし5
4aおよび51bないし54bの各ゲートと、対応する制御ライ
ンへのこれらのゲートの延長とは、ドープされたポリシ
リコンで作られる。このポリシリコンは、SiO2のような
絶縁層に位置し、半導体表面に順に位置する。
入力バスライン41a−１ないし41f−1,出力バスライン42
a−１ないし42b−1,および制御ライン38−１ないし38−
４は、すべてメタルラインである。これらのメタルライ
ンは、ポリシリコンを覆って位置する別の絶縁層上に位
置する。
a−１ないし42b−1,および制御ライン38−１ないし38−
４は、すべてメタルラインである。これらのメタルライ
ンは、ポリシリコンを覆って位置する別の絶縁層上に位
置する。
各トランジスタ52aないし54fおよび51bないし54bのソー
スと、それらの出力バス42a−１と42b−１への延長は、
半導体サブストレートの表面の拡散によって形成され
る。また、これらトランジスタのドレインは、入力バス
ライン41a−１ないし42f−１と交差するドレインの延長
と同様に、半導体表面の拡散によって形成される。
スと、それらの出力バス42a−１と42b−１への延長は、
半導体サブストレートの表面の拡散によって形成され
る。また、これらトランジスタのドレインは、入力バス
ライン41a−１ないし42f−１と交差するドレインの延長
と同様に、半導体表面の拡散によって形成される。
メタルライン41a−１ないし41f−１とそれらラインの下
で交差する拡散との間の選択可能なコンタクトは選択拡
散によって作られ、参照番号71で示される。すなわち、
メタルライン41a−１ないし41f−１のそれぞれは、絶縁
層を介して、第６図の参照番号72で示された位置の半導
体表面まで浸透し、そこで選択拡散71がメタルラインと
接触する。
で交差する拡散との間の選択可能なコンタクトは選択拡
散によって作られ、参照番号71で示される。すなわち、
メタルライン41a−１ないし41f−１のそれぞれは、絶縁
層を介して、第６図の参照番号72で示された位置の半導
体表面まで浸透し、そこで選択拡散71がメタルラインと
接触する。
他の実施例として、すべての選択拡散71は除去され、選
択可能なコンタクトが延長されたドレイン拡散領域の上
に直接位置してもよい。この実施例では、メタル入力バ
スライン41a−１ないし41f−１で、下層部に延ばされた
ドレイン拡散によって作られたコンタクトの部分にだけ
位置するものが、絶縁層に浸透する。参照番号73は、こ
れらの選択可能なコンタクトのいくつかの位置を示す。
択可能なコンタクトが延長されたドレイン拡散領域の上
に直接位置してもよい。この実施例では、メタル入力バ
スライン41a−１ないし41f−１で、下層部に延ばされた
ドレイン拡散によって作られたコンタクトの部分にだけ
位置するものが、絶縁層に浸透する。参照番号73は、こ
れらの選択可能なコンタクトのいくつかの位置を示す。
この発明の多くの好ましい実施例が、これで詳しく説明
された。さらに、この発明の本質と精神の範囲内におい
て、多くの変更と改良とをこれらの細部に施すことがで
きるであろう。それゆえ、この発明は、前述の細部に限
定することなく、添付した請求の範囲の規定に従って理
解されるべきである。
された。さらに、この発明の本質と精神の範囲内におい
て、多くの変更と改良とをこれらの細部に施すことがで
きるであろう。それゆえ、この発明は、前述の細部に限
定することなく、添付した請求の範囲の規定に従って理
解されるべきである。
第１図および第２図は、半導体チップ上での記憶および
演算ディジタル信号用の２つの先行技術デバイスの概要
図である。 第３図は、この発明に従う、ディジタル信号を記憶し演
算するデバイスの概要図である。 第4A図ないし第4F図は、第３図のデバイスによるプログ
ラム可能な相互接続マトリクスのオペレーションを示
す。 第５図は、第３図の相互接続マトリクスの部分的回路図
である。 第６図は、第５図の回路の半導体チップにおける物理的
配置である。 図において、38はリード、38−１〜38−４は制御ライ
ン、40は相互接続マトリクス、41a〜41fは入力バス、41
a−１〜41f−１は入力バスの第１ビット、42a〜42eは出
力バス、42a−１〜42f−１は出力バスの第１ビット、51
a〜54a、51b〜54bはトランジスタ、70は選択可能なコン
タクト、71は選択拡散である。
演算ディジタル信号用の２つの先行技術デバイスの概要
図である。 第３図は、この発明に従う、ディジタル信号を記憶し演
算するデバイスの概要図である。 第4A図ないし第4F図は、第３図のデバイスによるプログ
ラム可能な相互接続マトリクスのオペレーションを示
す。 第５図は、第３図の相互接続マトリクスの部分的回路図
である。 第６図は、第５図の回路の半導体チップにおける物理的
配置である。 図において、38はリード、38−１〜38−４は制御ライ
ン、40は相互接続マトリクス、41a〜41fは入力バス、41
a−１〜41f−１は入力バスの第１ビット、42a〜42eは出
力バス、42a−１〜42f−１は出力バスの第１ビット、51
a〜54a、51b〜54bはトランジスタ、70は選択可能なコン
タクト、71は選択拡散である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェンター，メル アメリカ合衆国、92127 カリフォルニア 州 サン・ディエゴ、アギュミール、 17904 (72)発明者 ポタシュ，ハナン アメリカ合衆国、92034 カリフォルニア 州 ラ・ホイア、パセオ・ラレイドー、 6923
Claims (8)
- 【請求項１】半導体チップ上のプログラム可能な相互接
続マトリクスであって、 データ信号を搬送するための複数の多ビット入力バスお
よび複数の多ビット出力バス、ならびに複数組の選択可
能な電気的コンタクトを含み、 コンタクトの各組は、前記複数の入力バスのうちの任意
の所望の組の入力バスの前記データ信号を前記出力バス
のうち対応の任意の所望の組の出力バスに至らせる１組
の並列経路を規定し、 コンタクトの各組に対する１つのそれぞれの制御コード
を受けるための制御入力、および 各個々のコードに応答してそのコードに対するコンタク
トの各組により規定される並列経路に沿って前記入力バ
スおよび出力バスの間で前記データ信号を転送させるた
めの手段をさらに備え、 前記チップはさらに 前記データ信号を記憶するための記憶装置と、前記デー
タ信号について機能演算を行なうための機能装置とを含
み、 前記記憶装置および前記機能装置は前記マトリクスの別
々の入力バスへそれぞれに結合される別々の出力を有
し、 前記記憶装置および前記機能装置は前記マトリクスの別
々の入力バスへそれぞれ結合される別々の入力を有し、 １個の制御コードに応答して、前記データ信号が、割込
なしに、前記記憶装置から前記マトリクスを介して前記
機能装置へ至り、かつそれから前記機能装置から前記マ
トリクスを介して前記記憶装置へ戻るように、前記マト
リクスの前記コンタクトが選択される、プログラム可能
な相互接続マトリクス。 - 【請求項２】前記選択可能な組の各電気的コンタクト
は、前記半導体チップの選択可能なドープ領域である、
特許請求の範囲第１項記載のプログラム可能な相互接続
マトリクス。 - 【請求項３】前記選択可能な組の各電気的コンタクト
は、前記半導体チップ上に位置する選択可能なメタル領
域である、特許請求の範囲第１項記載のプログラム可能
な相互接続マトリクス。 - 【請求項４】前記入力バスは、前記電気的コンタクトの
選択可能な組がある前記半導体チップの領域の前記出力
バスに対して交差して位置する、特許請求の範囲第１項
記載のプログラム可能な相互接続マトリクス。 - 【請求項５】前記電気的コンタクトの組の１つは、各出
力バスを異なる入力バスに相互結合する、特許請求の範
囲第１項記載のプログラム可能な相互接続マトリクス。 - 【請求項６】前記電気的コンタクトの組の１つは、いく
つかの出力バスを同じ入力バスに相互結合し、他の出力
バスを異なる入力バスに相互結合する、特許請求の範囲
第１項記載のプログラム可能な相互接続マトリクス。 - 【請求項７】前記電気的コンタクトの組の１つは、ある
出力バスを少なくとも２つの異なる入力バスの選択され
た部分に相互結合する、特許請求の範囲第１項記載のプ
ログラム可能な相互接続マトリクス。 - 【請求項８】前記信号転送のための手段は、複数組のト
ランジスタを含み、各トランジスタの組は、前記制御信
号のそれぞれの１つに応答して、前記入力バスから前記
電気的コンタクトのそれぞれの組を介して前記出力バス
への導電経路を与える、特許請求の範囲第１項記載のプ
ログラム可能な相互接続マトリクス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1345090A JPH0715660B2 (ja) | 1989-12-28 | 1989-12-28 | プログラム可能な相互接続マトリクス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1345090A JPH0715660B2 (ja) | 1989-12-28 | 1989-12-28 | プログラム可能な相互接続マトリクス |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56503106A Division JPS58501556A (ja) | 1980-06-23 | 1981-09-29 | 相互接続マトリクスを備えるディジタル・デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03116224A JPH03116224A (ja) | 1991-05-17 |
| JPH0715660B2 true JPH0715660B2 (ja) | 1995-02-22 |
Family
ID=18374221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1345090A Expired - Lifetime JPH0715660B2 (ja) | 1989-12-28 | 1989-12-28 | プログラム可能な相互接続マトリクス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715660B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS511044A (ja) * | 1974-06-21 | 1976-01-07 | Nippon Telegraph & Telephone | |
| JPS5561851A (en) * | 1978-09-05 | 1980-05-09 | Motorola Inc | Microprocessor having numvers of internal data bus |
-
1989
- 1989-12-28 JP JP1345090A patent/JPH0715660B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS511044A (ja) * | 1974-06-21 | 1976-01-07 | Nippon Telegraph & Telephone | |
| JPS5561851A (en) * | 1978-09-05 | 1980-05-09 | Motorola Inc | Microprocessor having numvers of internal data bus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03116224A (ja) | 1991-05-17 |
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