JP2669615B2 - 半導体集積回路の設計方法 - Google Patents
半導体集積回路の設計方法Info
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Description
【発明の詳細な説明】
〔概 要〕
半導体集積回路の設計方法であって、基本要素が実際
に配列されるときピッチデータを各機能ブロック毎に記
憶し、その基本要素のピッチデータにより所定数の基本
要素を配列して機能ブロックを構成することによって、
半導体集積回路の設計を誤りなく簡単で短時間に行うこ
とを可能とする。 〔産業上の利用分野〕 本発明は、半導体集積回路の設計方法に関し、特に、
LSI設計用CAD技術により半導体集積回路を設計する方法
に関する。 〔従来の技術〕 近年、RAM、ROM、PLAおよび乗算器等の高機能ブロッ
クを内蔵したカスタムセルの需要が高まっている。これ
らのカスタムセルは製品のライフサイクルが短いものが
多く、従って、カスタムセルの開発においては、機能の
異なる様々なセルを短期間で開発する必要がある。その
ため、高機能セルを短期間で容易に作成することのでき
るLSI設計用CADを使用したセルコンパイラ技術が注目さ
れている。 従来、LSI設計用CADを使用したカスタムセルの設計
は、オペレータがディスプレー上に座標を指定し、基本
となる単位回路を順次配置して構成するマニュアルレイ
アウトが主流となっている。 〔発明が解決しようとする問題点〕 上述したように、従来の半導体集積回路の設計方法、
特に、LSI設計用CADを使用したカスタムセルの設計方法
は、マニュアルレイアウトにより行われていた。マニュ
アルレイアウトは、オペレータがディスプレー上に座標
を指定し、基本となる単位回路を順次配置して構成する
ため、高機能セルを短期間で開発することができず、例
えば、１つのカスタムセルを開発するのに１週間以上の
長期間を必要としていた。さらに、マニュアルレイアウ
トは、オペレータの操作ミス等による誤りが生じ易い問
題があった。ところで、一般に、メモリブロックやデー
タ処理ブロック等は基本要素を規則的に配列して構成さ
れている。この基本要素は、例えば、メモリセルや論理
ゲート等の回路である。 本発明は、上述した従来形の半導体集積回路の設計方
法に鑑み、基本要素が実際に配列されるときのピッチデ
ータを各機能ブロック毎に記憶し、その基本要素のピッ
チデータにより所定数の基本要素を配列して機能ブロッ
クを構成することによって、半導体集積回路の設計を誤
りなく簡単で短時間に行うことを目的とする。 〔問題点を解決するための手段〕 第１図は本発明に係る半導体集積回路の設計方法の原
理を示すブロック図である。 本発明によれば、セルの構成を複数の機能ブロックに
分割するセル分割段階１、前記分割された機能ブロック
毎に該機能ブロックを構成する基本要素を規定する基本
要素規定段階２、前記基本要素が実際に配列されるとき
の前記基本要素の実質的な大きさを示すピッチデータを
各機能ブロック毎に記憶するピッチデータ記憶段階３、
および、前記各機能ブロック毎に記憶された基本要素の
ピッチデータにより所定数の基本要素を当該機能ブロッ
クに配列する基本要素配列段階４、を備えたことを特徴
とする半導体集積回路の設計方法が提供される。 すなわち、本発明によれば、セルの構成を複数の機能
ブロックに分割するセル分割段階、前記分割された機能
ブロック毎に該機能ブロックを構成する基本要素を規定
する基本要素規定段階、前記基本要素が実際に配列され
るときの前記基本要素の実質的な大きさを示すピッチデ
ータを各機能ブロック毎に記憶するピッチデータ記憶段
階、配列される回路パターンを、前記ピッチデータによ
り規定される前記基本要素が実質的に配置される回路領
域と、隣接する基本要素との接続に用いられる接続領域
とに分割する領域分割段階、および、前記回路パターン
を、前記回路パターンの回路領域が隣接するように前記
回路パターンの接続領域を隣合う基本要素の回路パター
ンと重複させながら、所定数の基本要素を当該機能ブロ
ックに配列する基本要素配列段階、を備えたことを特徴
とする半導体集積回路の設計方法が提供される。 〔作 用〕 上述した構成を有する本発明の半導体集積回路の設計
方法によれば、セル分割段階１によりセルの構成が複数
の機能ブロックに分割される。また、基本要素規定段階
２により分割された機能ブロック毎にその機能ブロック
を構成する基本要素が規定される。さらに、ピッチデー
タ記憶段階３により基本要素が実際に配列されるときの
基本要素の実質的な大きさを示すピッチデータが各機能
ブロック毎に記憶され、そして、この各機能ブロック毎
に記憶された基本要素のピッチデータにより所定数の基
本要素が機能ブロックに配列される。すなわち、本発明
の半導体集積回路の設計方法によれば、セル分割段階に
おいて、セルの構成が複数の機能ブロックに分割され、
基本要素規定段階において、分割された機能ブロック毎
に該機能ブロックを構成する基本要素が規定され、そし
て、ピッチデータ記憶段階において、基本要素が実際に
配列されるときの該基本要素の実質的な大きさを示すピ
ッチデータが各機能ブロック毎に記憶される。さらに、
領域分割段階において、配列される回路パターンが、ピ
ッチデータにより規定される基本要素が実質的に配置さ
れる回路領域と、隣接する基本要素との接続に用いられ
る接続領域とに分割され、そして、基本要素配列段階に
おいて、回路パターンが、回路パターンの回路領域が隣
接するように該記回路パターンの接続領域を隣合う基本
要素の回路パターンと重複させながら、所定数の基本要
素が当該機能ブロックに配列される。これにより、半導
体集積回路の設計を誤りなく簡単で短時間に行うことが
できる。 〔実施例〕 以下、図面を参照して本発明に係る半導体製造装置の
一実施例を説明する。 第２図は本発明の半導体集積回路の設計方法が使用さ
れるセルコンパイラシステムの構成の一例を示す図であ
る。 第２図に示されるように、セルコンパイラシステム51
は、機能仕様52から入力される情報に従ってセルコンパ
イラライブラリ53に記憶されている基本要素を配列して
マスクパターンやシュミレーションモデルを得るもので
ある。ここで、セルコンパイラシステム51から入力され
る情報としては、設計する半導体集積回路がRAMやROMな
らばビット数およびワイド数等の情報であり、また、PL
Aならば入力数、出力数および積項数等の情報であり、
そして乗算器ならば乗数ビット数および被乗数ビット数
等の情報である。 また、マスクパターンはマスクパターンライブラリ54
に記憶され、シュミレーションモデルはシュミレーショ
ンモデルライブラリ56に記憶されることになる。そし
て、形状ライブラリ55は設計された半導体集積回路の形
状を記憶する処である。このように、本発明の半導体集
積回路の設計方法が適用されるセルコンパイラシステム
は、単に、シュミレーションモデルのマスクパターンの
作成だけでなく、LSI設計のCADシステムに必要なライブ
ラリ情報である論理シュミレーションに仕様するシュミ
レーションモデルおよびLSIチップレイアウトに必要な
形状ライブラリをも作成してLSI開発が簡単に短時間で
行えるようになされている。 第３図は本発明の半導体集積回路の設計方法が適用さ
れるPLAを示すブロック図である。 まず、第３図（ａ）に示されるように、PLA6を入力ブ
ロック61、ANDブロック62、クロック63、中間バッファ6
4、出力ブロック65およびORブロック66の６つの機能ブ
ロックに分割する。 このようにして分割された各機能ブロックにおいて、
規則的な配列の単位となる基本要素をそれぞれ規定す
る。例えば、第３図（ｂ）に示されるように、ANDブロ
ック62においては４種類の基本要素A,B,C,Dを規定す
る。ここで、基本要素A,B,Dは周辺回路を構成するもの
であり、また、基本要素Ｃはビット数および積項数に応
じて配列されるANDゲート回路である。さらに、第３図
（ｃ）に示されるように、例えば、基本要素Ｃでは、そ
の回路パターン72の他に、基本要素Ｃが実際にANDブロ
ック62に配列されるときのピッチデータ71を該ANDブロ
ック62に記憶する。そして、このANDブロック62に記憶
された基本要素Ｃのピッチデータ71により、ビット数お
よび積項数に応じた所定数の基本要素ＣをANDブロック6
2に配列する。ここで、ピッチデータ71による基本要素
Ｃの具体的な配列は、第２図の機能仕様52としてビット
数および積項数を入力するだけで第３図（ｂ）における
基本要素Ｃの配列が行われることになる。 第４図は本発明の半導体集積回路の設計方法による基
本要素７の配列を示す図でありる。 第４図から明らかなように、基本要素７のピッチデー
タ71は、基本要素７が機能ブロック中に配列されたと
き、その回路パターン72が隣接する周囲の基本要素の回
路パターンと重複する部分を除いた実質的な大きさを示
すものである。ここで、重複部分とは、隣接する他の基
本要素との配線等に使用される部分である。このよう
に、実質的な大きさを示す基本要素のピッチデータを使
用することにより、配列する各方向の情報を与えるだけ
で基本要素を所定数だけ配列することができる。 以上において、本発明の半導体集積回路の設計方法
は、PLAだけでなく、RAM、ROMおよび乗算器等を有する
様々なLSIに適用することができる。例えば、RAMの場
合、機能ブロックとしてはメモリセルアレー部、デコー
ダ部およびセンスアンプ部等であり、また、基本要素と
してはメモリセル、１ワード毎のデコーダ回路および１
ビット毎のセンスアンプ回路等である。 〔発明の効果〕 以上、詳述したように、本発明に係る半導体集積回路
の設計方法は、基本要素が実際に配列されるときの基本
要素の実質的な大きさを示すピッチデータを各機能ブロ
ック毎に記憶し、その基本要素のピッチデータにより所
定数の基本要素を配列して機能ブロックを構成すること
によって、半導体集積回路の設計を誤りなく簡単で短時
間に行うことができる。
に配列されるときピッチデータを各機能ブロック毎に記
憶し、その基本要素のピッチデータにより所定数の基本
要素を配列して機能ブロックを構成することによって、
半導体集積回路の設計を誤りなく簡単で短時間に行うこ
とを可能とする。 〔産業上の利用分野〕 本発明は、半導体集積回路の設計方法に関し、特に、
LSI設計用CAD技術により半導体集積回路を設計する方法
に関する。 〔従来の技術〕 近年、RAM、ROM、PLAおよび乗算器等の高機能ブロッ
クを内蔵したカスタムセルの需要が高まっている。これ
らのカスタムセルは製品のライフサイクルが短いものが
多く、従って、カスタムセルの開発においては、機能の
異なる様々なセルを短期間で開発する必要がある。その
ため、高機能セルを短期間で容易に作成することのでき
るLSI設計用CADを使用したセルコンパイラ技術が注目さ
れている。 従来、LSI設計用CADを使用したカスタムセルの設計
は、オペレータがディスプレー上に座標を指定し、基本
となる単位回路を順次配置して構成するマニュアルレイ
アウトが主流となっている。 〔発明が解決しようとする問題点〕 上述したように、従来の半導体集積回路の設計方法、
特に、LSI設計用CADを使用したカスタムセルの設計方法
は、マニュアルレイアウトにより行われていた。マニュ
アルレイアウトは、オペレータがディスプレー上に座標
を指定し、基本となる単位回路を順次配置して構成する
ため、高機能セルを短期間で開発することができず、例
えば、１つのカスタムセルを開発するのに１週間以上の
長期間を必要としていた。さらに、マニュアルレイアウ
トは、オペレータの操作ミス等による誤りが生じ易い問
題があった。ところで、一般に、メモリブロックやデー
タ処理ブロック等は基本要素を規則的に配列して構成さ
れている。この基本要素は、例えば、メモリセルや論理
ゲート等の回路である。 本発明は、上述した従来形の半導体集積回路の設計方
法に鑑み、基本要素が実際に配列されるときのピッチデ
ータを各機能ブロック毎に記憶し、その基本要素のピッ
チデータにより所定数の基本要素を配列して機能ブロッ
クを構成することによって、半導体集積回路の設計を誤
りなく簡単で短時間に行うことを目的とする。 〔問題点を解決するための手段〕 第１図は本発明に係る半導体集積回路の設計方法の原
理を示すブロック図である。 本発明によれば、セルの構成を複数の機能ブロックに
分割するセル分割段階１、前記分割された機能ブロック
毎に該機能ブロックを構成する基本要素を規定する基本
要素規定段階２、前記基本要素が実際に配列されるとき
の前記基本要素の実質的な大きさを示すピッチデータを
各機能ブロック毎に記憶するピッチデータ記憶段階３、
および、前記各機能ブロック毎に記憶された基本要素の
ピッチデータにより所定数の基本要素を当該機能ブロッ
クに配列する基本要素配列段階４、を備えたことを特徴
とする半導体集積回路の設計方法が提供される。 すなわち、本発明によれば、セルの構成を複数の機能
ブロックに分割するセル分割段階、前記分割された機能
ブロック毎に該機能ブロックを構成する基本要素を規定
する基本要素規定段階、前記基本要素が実際に配列され
るときの前記基本要素の実質的な大きさを示すピッチデ
ータを各機能ブロック毎に記憶するピッチデータ記憶段
階、配列される回路パターンを、前記ピッチデータによ
り規定される前記基本要素が実質的に配置される回路領
域と、隣接する基本要素との接続に用いられる接続領域
とに分割する領域分割段階、および、前記回路パターン
を、前記回路パターンの回路領域が隣接するように前記
回路パターンの接続領域を隣合う基本要素の回路パター
ンと重複させながら、所定数の基本要素を当該機能ブロ
ックに配列する基本要素配列段階、を備えたことを特徴
とする半導体集積回路の設計方法が提供される。 〔作 用〕 上述した構成を有する本発明の半導体集積回路の設計
方法によれば、セル分割段階１によりセルの構成が複数
の機能ブロックに分割される。また、基本要素規定段階
２により分割された機能ブロック毎にその機能ブロック
を構成する基本要素が規定される。さらに、ピッチデー
タ記憶段階３により基本要素が実際に配列されるときの
基本要素の実質的な大きさを示すピッチデータが各機能
ブロック毎に記憶され、そして、この各機能ブロック毎
に記憶された基本要素のピッチデータにより所定数の基
本要素が機能ブロックに配列される。すなわち、本発明
の半導体集積回路の設計方法によれば、セル分割段階に
おいて、セルの構成が複数の機能ブロックに分割され、
基本要素規定段階において、分割された機能ブロック毎
に該機能ブロックを構成する基本要素が規定され、そし
て、ピッチデータ記憶段階において、基本要素が実際に
配列されるときの該基本要素の実質的な大きさを示すピ
ッチデータが各機能ブロック毎に記憶される。さらに、
領域分割段階において、配列される回路パターンが、ピ
ッチデータにより規定される基本要素が実質的に配置さ
れる回路領域と、隣接する基本要素との接続に用いられ
る接続領域とに分割され、そして、基本要素配列段階に
おいて、回路パターンが、回路パターンの回路領域が隣
接するように該記回路パターンの接続領域を隣合う基本
要素の回路パターンと重複させながら、所定数の基本要
素が当該機能ブロックに配列される。これにより、半導
体集積回路の設計を誤りなく簡単で短時間に行うことが
できる。 〔実施例〕 以下、図面を参照して本発明に係る半導体製造装置の
一実施例を説明する。 第２図は本発明の半導体集積回路の設計方法が使用さ
れるセルコンパイラシステムの構成の一例を示す図であ
る。 第２図に示されるように、セルコンパイラシステム51
は、機能仕様52から入力される情報に従ってセルコンパ
イラライブラリ53に記憶されている基本要素を配列して
マスクパターンやシュミレーションモデルを得るもので
ある。ここで、セルコンパイラシステム51から入力され
る情報としては、設計する半導体集積回路がRAMやROMな
らばビット数およびワイド数等の情報であり、また、PL
Aならば入力数、出力数および積項数等の情報であり、
そして乗算器ならば乗数ビット数および被乗数ビット数
等の情報である。 また、マスクパターンはマスクパターンライブラリ54
に記憶され、シュミレーションモデルはシュミレーショ
ンモデルライブラリ56に記憶されることになる。そし
て、形状ライブラリ55は設計された半導体集積回路の形
状を記憶する処である。このように、本発明の半導体集
積回路の設計方法が適用されるセルコンパイラシステム
は、単に、シュミレーションモデルのマスクパターンの
作成だけでなく、LSI設計のCADシステムに必要なライブ
ラリ情報である論理シュミレーションに仕様するシュミ
レーションモデルおよびLSIチップレイアウトに必要な
形状ライブラリをも作成してLSI開発が簡単に短時間で
行えるようになされている。 第３図は本発明の半導体集積回路の設計方法が適用さ
れるPLAを示すブロック図である。 まず、第３図（ａ）に示されるように、PLA6を入力ブ
ロック61、ANDブロック62、クロック63、中間バッファ6
4、出力ブロック65およびORブロック66の６つの機能ブ
ロックに分割する。 このようにして分割された各機能ブロックにおいて、
規則的な配列の単位となる基本要素をそれぞれ規定す
る。例えば、第３図（ｂ）に示されるように、ANDブロ
ック62においては４種類の基本要素A,B,C,Dを規定す
る。ここで、基本要素A,B,Dは周辺回路を構成するもの
であり、また、基本要素Ｃはビット数および積項数に応
じて配列されるANDゲート回路である。さらに、第３図
（ｃ）に示されるように、例えば、基本要素Ｃでは、そ
の回路パターン72の他に、基本要素Ｃが実際にANDブロ
ック62に配列されるときのピッチデータ71を該ANDブロ
ック62に記憶する。そして、このANDブロック62に記憶
された基本要素Ｃのピッチデータ71により、ビット数お
よび積項数に応じた所定数の基本要素ＣをANDブロック6
2に配列する。ここで、ピッチデータ71による基本要素
Ｃの具体的な配列は、第２図の機能仕様52としてビット
数および積項数を入力するだけで第３図（ｂ）における
基本要素Ｃの配列が行われることになる。 第４図は本発明の半導体集積回路の設計方法による基
本要素７の配列を示す図でありる。 第４図から明らかなように、基本要素７のピッチデー
タ71は、基本要素７が機能ブロック中に配列されたと
き、その回路パターン72が隣接する周囲の基本要素の回
路パターンと重複する部分を除いた実質的な大きさを示
すものである。ここで、重複部分とは、隣接する他の基
本要素との配線等に使用される部分である。このよう
に、実質的な大きさを示す基本要素のピッチデータを使
用することにより、配列する各方向の情報を与えるだけ
で基本要素を所定数だけ配列することができる。 以上において、本発明の半導体集積回路の設計方法
は、PLAだけでなく、RAM、ROMおよび乗算器等を有する
様々なLSIに適用することができる。例えば、RAMの場
合、機能ブロックとしてはメモリセルアレー部、デコー
ダ部およびセンスアンプ部等であり、また、基本要素と
してはメモリセル、１ワード毎のデコーダ回路および１
ビット毎のセンスアンプ回路等である。 〔発明の効果〕 以上、詳述したように、本発明に係る半導体集積回路
の設計方法は、基本要素が実際に配列されるときの基本
要素の実質的な大きさを示すピッチデータを各機能ブロ
ック毎に記憶し、その基本要素のピッチデータにより所
定数の基本要素を配列して機能ブロックを構成すること
によって、半導体集積回路の設計を誤りなく簡単で短時
間に行うことができる。
【図面の簡単な説明】
第１図は本発明に係る半導体集積回路の設計方法の原理
を示すブロック図、 第２図は本発明の半導体集積回路の設計方法が適用され
るセルコンパイラシステムの構成の一例を示す図、 第３図は本発明の半導体集積回路の設計方法が適用され
るPLAを示すブロック図、 第４図は本発明の半導体集積回路の設計方法による基本
要素の配列を示す図である。 （符号の説明） １……セル分割段階、 ２……基本要素規定段階、 ３……ピッチデータ記憶段階、 ４……基本要素配列段階、 ６……PLA、 7,A,B,C,D……基本要素、 51……セルコンパイラシステム、 52……機能仕様、 53……セルコンパイラライブラリ、 54……マスクパターンライブラリ、 55……形状ライブラリ、 56……シュミレーションライブラリ、 71……ピッチデータ、 72……回路パターン。
を示すブロック図、 第２図は本発明の半導体集積回路の設計方法が適用され
るセルコンパイラシステムの構成の一例を示す図、 第３図は本発明の半導体集積回路の設計方法が適用され
るPLAを示すブロック図、 第４図は本発明の半導体集積回路の設計方法による基本
要素の配列を示す図である。 （符号の説明） １……セル分割段階、 ２……基本要素規定段階、 ３……ピッチデータ記憶段階、 ４……基本要素配列段階、 ６……PLA、 7,A,B,C,D……基本要素、 51……セルコンパイラシステム、 52……機能仕様、 53……セルコンパイラライブラリ、 54……マスクパターンライブラリ、 55……形状ライブラリ、 56……シュミレーションライブラリ、 71……ピッチデータ、 72……回路パターン。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 波多野 嘉紀
川崎市中原区上小田中1015番地 富士通
株式会社内
(56)参考文献 特開 昭59−145541（ＪＰ，Ａ)
特開 昭60−117758（ＪＰ，Ａ)
特開 昭61−283143（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．セルの構成を複数の機能ブロックに分割するセル分
割段階、 前記分割された機能ブロック毎に該機能ブロックを構成
する基本要素を規定する基本要素規定段階、 前記基本要素が実際に配列されるときの前記基本要素の
実質的な大きさを示すピッチデータを各機能ブロック毎
に記憶するピッチデータ記憶段階、 配列される回路パターンを、前記ピッチデータにより規
定される前記基本要素が実質的に配置される回路領域
と、隣接する基本要素との接続に用いられる接続領域と
に分割する領域分割段階、および、 前記回路パターンを、前記回路パターンの回路領域が隣
接するように前記回路パターンの接続領域を隣合う基本
要素の回路パターンと重複させながら、所定数の基本要
素を当該機能ブロックに配列する基本要素配列段階、 を備えたことを特徴とする半導体集積回路の設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061118A JP2669615B2 (ja) | 1987-03-18 | 1987-03-18 | 半導体集積回路の設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061118A JP2669615B2 (ja) | 1987-03-18 | 1987-03-18 | 半導体集積回路の設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63228642A JPS63228642A (ja) | 1988-09-22 |
| JP2669615B2 true JP2669615B2 (ja) | 1997-10-29 |
Family
ID=13161837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061118A Expired - Fee Related JP2669615B2 (ja) | 1987-03-18 | 1987-03-18 | 半導体集積回路の設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2669615B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59145541A (ja) * | 1983-02-09 | 1984-08-21 | Hitachi Ltd | Ｌｓｉレイアウト処理方法 |
| US4630219A (en) * | 1983-11-23 | 1986-12-16 | International Business Machines Corporation | Element placement method |
| JPS61283143A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | 半導体集積回路 |
-
1987
- 1987-03-18 JP JP62061118A patent/JP2669615B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63228642A (ja) | 1988-09-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |