JPS63228642A - 半導体集積回路の設計方法 - Google Patents
半導体集積回路の設計方法Info
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- JPS63228642A JPS63228642A JP62061118A JP6111887A JPS63228642A JP S63228642 A JPS63228642 A JP S63228642A JP 62061118 A JP62061118 A JP 62061118A JP 6111887 A JP6111887 A JP 6111887A JP S63228642 A JPS63228642 A JP S63228642A
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- 238000000034 method Methods 0.000 title claims description 23
- 239000004065 semiconductor Substances 0.000 title abstract description 29
- 238000013500 data storage Methods 0.000 claims description 4
- 230000032823 cell division Effects 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 238000004088 simulation Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体集積回路の設計方法であって、基本要素が実際に
配列されるときのピッチデータを各機能ブロック毎に記
憶し、その基本要素のピッチデータにより所定数の基本
要素を配列して機能ブロックを構成することによって、
半導体集積回路の設計を誤りなく簡単で短時間に行うこ
とを可能とする。
配列されるときのピッチデータを各機能ブロック毎に記
憶し、その基本要素のピッチデータにより所定数の基本
要素を配列して機能ブロックを構成することによって、
半導体集積回路の設計を誤りなく簡単で短時間に行うこ
とを可能とする。
本発明は、半導体集積回路の設計方法に関し、特に、Ｌ
ＳＩ設計用ＣＡＤ技術により半導体集積回路を設計する
方法に関する。
ＳＩ設計用ＣＡＤ技術により半導体集積回路を設計する
方法に関する。
近年、ＲＡＭ、ＲＯＭ、ＰＬＡおよび乗算器等の高機能
ブロックを内蔵したカスタムセルの需要が高まっている
。これらのカスタムセルは製品のライフサイクルが短い
ものが多く、従って、カスタムセルの開発においては、
機能の異なる様々なセルを短期間で開発する必要がある
。そのため、高機能セルを短期間で容易に作成すること
のできるＬＳＩ設計用ＣＡＤを使用したセルコンパイラ
技術が注目されている。
ブロックを内蔵したカスタムセルの需要が高まっている
。これらのカスタムセルは製品のライフサイクルが短い
ものが多く、従って、カスタムセルの開発においては、
機能の異なる様々なセルを短期間で開発する必要がある
。そのため、高機能セルを短期間で容易に作成すること
のできるＬＳＩ設計用ＣＡＤを使用したセルコンパイラ
技術が注目されている。
従来、ＬＳＩ設計用ＣＡＤを使用したカスタムセルの設
計は、オペレータがディスプレー上に座標を指定し、基
本となる単位回路を順次配置して構成スるマニュアルレ
イアウトが主流となっている。
計は、オペレータがディスプレー上に座標を指定し、基
本となる単位回路を順次配置して構成スるマニュアルレ
イアウトが主流となっている。
上述したように、従来の半導体集積回路の設計方法、特
に、ＬＳＩ設計用ＣＡＤを使用したカスタムセルの設計
方法は、マニュアルレイアウトにより行われていた。マ
ニュアルレイアウトは、オペレータがディスプレー上に
座標を指定し、基本となる単位回路を順次配置して構成
するため、高機能セルを短期間で開発することができず
、例えば、１つのカスタムセルを開発するのに１週間以
上の長期間を必要としていた。さらに、マニュアルレイ
アウトは、オペレータの操作ミス等による誤りが生じ易
い問題があった。
に、ＬＳＩ設計用ＣＡＤを使用したカスタムセルの設計
方法は、マニュアルレイアウトにより行われていた。マ
ニュアルレイアウトは、オペレータがディスプレー上に
座標を指定し、基本となる単位回路を順次配置して構成
するため、高機能セルを短期間で開発することができず
、例えば、１つのカスタムセルを開発するのに１週間以
上の長期間を必要としていた。さらに、マニュアルレイ
アウトは、オペレータの操作ミス等による誤りが生じ易
い問題があった。
ところで、一般に、メモリブロックやデータ処理ブロッ
ク等は基本要素を規則的に配列して構成されている。こ
の基本要素は、例えば、メモリセルや論理ゲート等の回
路である。
ク等は基本要素を規則的に配列して構成されている。こ
の基本要素は、例えば、メモリセルや論理ゲート等の回
路である。
本発明は、上述した従来形の半導体集積回路の設計方法
に鑑み、基本要素が実際に配列されるときのピッチデー
タを各機能ブロック毎に記憶し、その基本要素のピッチ
データにより所定数の基本要素を配列して機能ブロック
を構成することによって、半導体集積回路の設計を誤り
なく簡単で短時間に行うことを目的とする。
に鑑み、基本要素が実際に配列されるときのピッチデー
タを各機能ブロック毎に記憶し、その基本要素のピッチ
データにより所定数の基本要素を配列して機能ブロック
を構成することによって、半導体集積回路の設計を誤り
なく簡単で短時間に行うことを目的とする。
第１図は本発明に係る半導体集積回路の設計方法の原理
を示すブロック図である。
を示すブロック図である。
本発明によれば、セルの構成を複数の機能ブロックに分
割するセル分割段階ｌ、前記分割された機能ブロック毎
に該機能ブロックを構成する基本要素を規定する基本要
素規定段階２、前記基本要素が実際に配列されるときの
ピッチデータを各機能ブロック毎に記憶するピッチデー
タ記憶段階３、および、前記各機能ブロック毎に記憶さ
れた基本要素のピッチデータにより所定数の基本要素を
当該機能ブロックに配列する基本要素配列段階４、を備
えたことを特徴とする半導体集積回路の設計方法が提供
される。
割するセル分割段階ｌ、前記分割された機能ブロック毎
に該機能ブロックを構成する基本要素を規定する基本要
素規定段階２、前記基本要素が実際に配列されるときの
ピッチデータを各機能ブロック毎に記憶するピッチデー
タ記憶段階３、および、前記各機能ブロック毎に記憶さ
れた基本要素のピッチデータにより所定数の基本要素を
当該機能ブロックに配列する基本要素配列段階４、を備
えたことを特徴とする半導体集積回路の設計方法が提供
される。
上述した構成を有する本発明の半導体集積回路の設計方
法によれば、セル分割段階１によりセルの構成が複数の
機能ブロックに分割される。また、基本要素規定段階２
により分割された機能ブロック毎にその機能ブロックを
構成する基本要素が規定される。さらに、ピッチデータ
記憶段階３により基本要素が実際に配列されるときのピ
ッチデータが各機能ブロック毎に記憶され、そして、こ
の各機能ブロック毎に記憶された基本要素のピッチデー
タにより所定数の基本要素が機能ブロックに配列される
。これにより、半導体集積回路の設計を誤りなく簡単で
短時間に行うことができる。
法によれば、セル分割段階１によりセルの構成が複数の
機能ブロックに分割される。また、基本要素規定段階２
により分割された機能ブロック毎にその機能ブロックを
構成する基本要素が規定される。さらに、ピッチデータ
記憶段階３により基本要素が実際に配列されるときのピ
ッチデータが各機能ブロック毎に記憶され、そして、こ
の各機能ブロック毎に記憶された基本要素のピッチデー
タにより所定数の基本要素が機能ブロックに配列される
。これにより、半導体集積回路の設計を誤りなく簡単で
短時間に行うことができる。
以下、図面を参照して本発明に係る半導体製造装置の一
実施例を説明する。
実施例を説明する。
第２図は本発明の半導体集積回路の設計方法が適用され
るセルコンパイラシステムの構成の一例を示す図である
。
るセルコンパイラシステムの構成の一例を示す図である
。
第２図に示されるように、セルコンパイラシステム５１
は、機能仕様５２から入力される情報に従ってセルコン
パイラライブラリ５３に記憶されている基本要素を配列
してマスクパターンやシュミレーションモデルを得るも
のである。ここで、セルコンパイラシステム５１から入
力される情報としては、設計する半導体集積回路がＲＡ
Ｍ？ＲＯＭならばビット数およびワード数等の情報であ
り、また、ＰＬＡならば入力数、出力数および積項数等
の情報であり、そして乗算器ならば乗数ビット数および
被乗数ビット数等の情報である。
は、機能仕様５２から入力される情報に従ってセルコン
パイラライブラリ５３に記憶されている基本要素を配列
してマスクパターンやシュミレーションモデルを得るも
のである。ここで、セルコンパイラシステム５１から入
力される情報としては、設計する半導体集積回路がＲＡ
Ｍ？ＲＯＭならばビット数およびワード数等の情報であ
り、また、ＰＬＡならば入力数、出力数および積項数等
の情報であり、そして乗算器ならば乗数ビット数および
被乗数ビット数等の情報である。
また、マスクパターンはマスクパターンライブラリ５４
に記憶され、シュミレーションモデルはシ工ミレーショ
ンモデルライブラリ５６に記憶されることになる。そし
て、形状ライブラリ５５は設計された半導体集積回路の
形状を記憶する処である。このように、本発明の半導体
集積回路の設計方法が通用されるセルコンパイラシステ
ムは、単にデルのマスクパターンの作成だけでなく、Ｌ
ＳＩ設計のＣＡＤシステムに必要なライブラリ情報であ
る論理シュミレーションに仕様するシュミレーションモ
デルおよびＬＳＩチンプレイアウトに必要な形状ライブ
ラリをも作成してＬＳＩ開発が簡単に短時間で行えるよ
うになされている。
に記憶され、シュミレーションモデルはシ工ミレーショ
ンモデルライブラリ５６に記憶されることになる。そし
て、形状ライブラリ５５は設計された半導体集積回路の
形状を記憶する処である。このように、本発明の半導体
集積回路の設計方法が通用されるセルコンパイラシステ
ムは、単にデルのマスクパターンの作成だけでなく、Ｌ
ＳＩ設計のＣＡＤシステムに必要なライブラリ情報であ
る論理シュミレーションに仕様するシュミレーションモ
デルおよびＬＳＩチンプレイアウトに必要な形状ライブ
ラリをも作成してＬＳＩ開発が簡単に短時間で行えるよ
うになされている。
第３図は本発明の半導体集積回路の設計方法が適用され
るＰＬＡを示すブロック図である。
るＰＬＡを示すブロック図である。
まず、第３図（ａ）に示されるように、ＰＬＡ６を入力
ブロック６１、ＡＮＤブロック６２、クロック６３、中
間バッファ６４、出力ブロック６５およびＯＲブロック
６６の６つの機能ブロックに分割する。
ブロック６１、ＡＮＤブロック６２、クロック６３、中
間バッファ６４、出力ブロック６５およびＯＲブロック
６６の６つの機能ブロックに分割する。
このようにして分割された各機能ブロックにおいて、規
則的な配列の単位となる基本要素をそれぞれ規定する。
則的な配列の単位となる基本要素をそれぞれ規定する。
例えば、第３図（ｂ）に示されるように、ＡＮＤブロッ
ク６２においては４種類の基本要素Ａ、Ｂ、Ｃ，Ｄを規
定する。ここで、基本要素Ａ、Ｂ、Ｄは周辺回路を構成
するものであり、また、基本要素Ｃはビット数および積
項数に応じて配列されるＡＮＤゲート回路である。さら
に、第３図（Ｃ）に示されるように、例えば、基本要素
Ｃでは、その回路パターン７２の他に、基本要素Ｃが実
際にＡＮＤブロック６２に配列されるときのピッチデー
タ７１を該ＡＮＤブロック６２に記憶する。そして、こ
のＡＮＤブロック６２に記憶された基本要素Ｃのピッチ
データ７１により、ビット数および積項数に応じた所定
数の基本要素ＣをＡＮＤブロック６２に配列する。ここ
で、ピッチデータ７１による基本要素Ｃの具体的な配列
は、第２図の機能仕様５２としてビット数および積項数
を入力するだけで第３図（ｂ）における基本要素Ｃの配
列が行われることになる。
ク６２においては４種類の基本要素Ａ、Ｂ、Ｃ，Ｄを規
定する。ここで、基本要素Ａ、Ｂ、Ｄは周辺回路を構成
するものであり、また、基本要素Ｃはビット数および積
項数に応じて配列されるＡＮＤゲート回路である。さら
に、第３図（Ｃ）に示されるように、例えば、基本要素
Ｃでは、その回路パターン７２の他に、基本要素Ｃが実
際にＡＮＤブロック６２に配列されるときのピッチデー
タ７１を該ＡＮＤブロック６２に記憶する。そして、こ
のＡＮＤブロック６２に記憶された基本要素Ｃのピッチ
データ７１により、ビット数および積項数に応じた所定
数の基本要素ＣをＡＮＤブロック６２に配列する。ここ
で、ピッチデータ７１による基本要素Ｃの具体的な配列
は、第２図の機能仕様５２としてビット数および積項数
を入力するだけで第３図（ｂ）における基本要素Ｃの配
列が行われることになる。
第４図は本発明の半導体集積回路の設計方法による基本
要素７の配列を示す図でありる。
要素７の配列を示す図でありる。
第４図から明らかなように、基本要素７のピッチデータ
７１は、基本要素７が機能ブロック中に配列されたとき
、その回路パターン７２が隣接する周囲の基本要素の回
路パターンと重複する部分を除いた実質的な大きさを示
すものである。ここで、重複部分とは、隣接する他の基
本要素との配線等に使用される部分である。このように
、実質的な大きさを示す基本要素のピンチデータを使用
することにより、配列する各方向の情報を与えるだけで
基本要素を所定数だけ配列することができる。
７１は、基本要素７が機能ブロック中に配列されたとき
、その回路パターン７２が隣接する周囲の基本要素の回
路パターンと重複する部分を除いた実質的な大きさを示
すものである。ここで、重複部分とは、隣接する他の基
本要素との配線等に使用される部分である。このように
、実質的な大きさを示す基本要素のピンチデータを使用
することにより、配列する各方向の情報を与えるだけで
基本要素を所定数だけ配列することができる。
以上において、本発明の半導体集積回路の設計方法は、
ＰＬＡだけでなく、ＲＡＭ、ＲＯＭおよび乗算器等を有
する様々なＬＳＩに適用することができる。例えば、Ｒ
ＡＭの場合、機能ブロックとしてはメモリセルアレ一部
、デコーダ部およびセンスアンプ部等であり、また、基
本要素としてはメモリセル、１ワード毎のデコーダ回路
および１ビツト毎のセンスアンプ回路等である。
ＰＬＡだけでなく、ＲＡＭ、ＲＯＭおよび乗算器等を有
する様々なＬＳＩに適用することができる。例えば、Ｒ
ＡＭの場合、機能ブロックとしてはメモリセルアレ一部
、デコーダ部およびセンスアンプ部等であり、また、基
本要素としてはメモリセル、１ワード毎のデコーダ回路
および１ビツト毎のセンスアンプ回路等である。
以上、詳述したように、本発明に係る半導体集積回路の
設計方法は、基本要素が実際に配列されるときのピッチ
データを各機能ブロック毎に記憶し、その基本要素のピ
ッチデータにより所定数の基本要素を配列して機能ブロ
ックを構成することによって、半導体集積回路の設計を
誤りなく簡単で短時間に行うことができる。
設計方法は、基本要素が実際に配列されるときのピッチ
データを各機能ブロック毎に記憶し、その基本要素のピ
ッチデータにより所定数の基本要素を配列して機能ブロ
ックを構成することによって、半導体集積回路の設計を
誤りなく簡単で短時間に行うことができる。
第１図は本発明に係る半導体集積回路の設計方法の原理
を示すブロック図、 第２図は本発明の半導体集積回路の設計方法が適用され
るセルコンパイラシステムの構成の一例を示す図、 第３図は本発明の半導体集積回路の設計方法が適用され
るＰＬＡを示すブロック図、 第４図は本発明の半導体集積回路の設計方法による基本
要素の配列を示す図である。 （符号の説明） １・・・セル分割段階、 ２・・・基本要素規定段階、 ３・・・ピッチデータ記憶段階、 ４・・・基本要素配列段階、 ６・・・ＰＬＡ。 ７ 、Ａ、Ｂ、Ｃ，Ｄ・・・基本要素、５１・・・セル
コンパイラシステム、 ５２・・・機能仕様、 ５３・・・セルコンパイラライブラリ、５４・・・マス
クパターンライブラリ、５５・・・形状ライブラリ、 ５６・・・シェミレーションライブラリ、７１・・・ピ
ッチデータ、 ７２・・・回路パターン。 第１図 第２図 本発明の半導体集積回路の設計方法が 適用されるＰＬＡを示すブロック図 ７２・・・回路・ぞター／
を示すブロック図、 第２図は本発明の半導体集積回路の設計方法が適用され
るセルコンパイラシステムの構成の一例を示す図、 第３図は本発明の半導体集積回路の設計方法が適用され
るＰＬＡを示すブロック図、 第４図は本発明の半導体集積回路の設計方法による基本
要素の配列を示す図である。 （符号の説明） １・・・セル分割段階、 ２・・・基本要素規定段階、 ３・・・ピッチデータ記憶段階、 ４・・・基本要素配列段階、 ６・・・ＰＬＡ。 ７ 、Ａ、Ｂ、Ｃ，Ｄ・・・基本要素、５１・・・セル
コンパイラシステム、 ５２・・・機能仕様、 ５３・・・セルコンパイラライブラリ、５４・・・マス
クパターンライブラリ、５５・・・形状ライブラリ、 ５６・・・シェミレーションライブラリ、７１・・・ピ
ッチデータ、 ７２・・・回路パターン。 第１図 第２図 本発明の半導体集積回路の設計方法が 適用されるＰＬＡを示すブロック図 ７２・・・回路・ぞター／
Claims (1)
- 【特許請求の範囲】 １、セルの構成を複数の機能ブロックに分割するセル分
割段階（１）、 前記分割された機能ブロック毎に該機能ブロックを構成
する基本要素を規定する基本要素規定段階（２）、 前記基本要素が実際に配列されるときのピッチデータを
各機能ブロック毎に記憶するピッチデータ記憶段階（３
）、および、 前記各機能ブロック毎に記憶された基本要素のピッチデ
ータにより所定数の基本要素を当該機能ブロックに配列
する基本要素配列段階（４）、を備えたことを特徴とす
る半導体集積回路の設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061118A JP2669615B2 (ja) | 1987-03-18 | 1987-03-18 | 半導体集積回路の設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061118A JP2669615B2 (ja) | 1987-03-18 | 1987-03-18 | 半導体集積回路の設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63228642A true JPS63228642A (ja) | 1988-09-22 |
| JP2669615B2 JP2669615B2 (ja) | 1997-10-29 |
Family
ID=13161837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061118A Expired - Fee Related JP2669615B2 (ja) | 1987-03-18 | 1987-03-18 | 半導体集積回路の設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2669615B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59145541A (ja) * | 1983-02-09 | 1984-08-21 | Hitachi Ltd | Ｌｓｉレイアウト処理方法 |
| JPS60117758A (ja) * | 1983-11-23 | 1985-06-25 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 素子位置割当て方法 |
| JPS61283143A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | 半導体集積回路 |
-
1987
- 1987-03-18 JP JP62061118A patent/JP2669615B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59145541A (ja) * | 1983-02-09 | 1984-08-21 | Hitachi Ltd | Ｌｓｉレイアウト処理方法 |
| JPS60117758A (ja) * | 1983-11-23 | 1985-06-25 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 素子位置割当て方法 |
| JPS61283143A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2669615B2 (ja) | 1997-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |