JPS5963754A - 半導体装置 - Google Patents
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- JPS5963754A JPS5963754A JP57174311A JP17431182A JPS5963754A JP S5963754 A JPS5963754 A JP S5963754A JP 57174311 A JP57174311 A JP 57174311A JP 17431182 A JP17431182 A JP 17431182A JP S5963754 A JPS5963754 A JP S5963754A
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- 239000000758 substrate Substances 0.000 claims abstract description 24
- 230000000295 complement effect Effects 0.000 abstract description 7
- 230000010354 integration Effects 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 241000257465 Echinoidea Species 0.000 description 1
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、回路パターン配置を改良した半導体装置に関
する。
する。
従来、半導体装置例えばＣＦ１’ＩＯ８ＦＥＴとしては
第１図に示すものが知られている。図中の１は、Ｎ型の
シリコン基板であシ、この基板１表面の所定箇所にはＰ
型のウェル領域２が島状に形成されている。また、前記
基板１表面にはｖＤＤ端子用の第１の配線３ｘ ＋ ３
ｔが形成され、ウェル領域２表面にはＶＳＢ端子用の第
２の配線４ｔ ＋ ４ｚが形成されている。前記ウェル
領域２には、１０人力（Ａ、Ｂ、・・・Ｈ，Ｉ）インバ
ータ用のダート入力配線５１，５□・・・５（１” １
Ｇからなる配線領域６が形成されている。更に、この配
線領域６を除く前記ウェル領域２表面、及びこのウェル
領域２から基板１の第１の配線３１．３２間は素子領域
７．．７２となっている。前記素子領域７ 、＋ ７２
において、基板１表面側にはＰチャネルのＭＯＳ ＦＥ
Ｔ ８．’ １８□−８，” ｌ ８１ｏが形成されか
つＰ型のウェル領域２表面側にはＮチャネルのＭＯＳ
ＦＥＴ ９ 、９ ・・・９．９ が形成され、Ｐ
９ ｌＯ チャネルのＭＯＳ ＦＥＴ ８ 、８ ・・・と各
Ｎチャネルｌ ２ のＭＯＳ Ｆ’ＥＴ ９ 、９ ・・・は夫々接続
されて相補型のトランジスタ対をなしている。詳述すれ
ば、ＰチャネルのＭＯＳ ＦＥＴ ＆、１８２・・・の
ンース（Ｓ）領域は第１の配線３１．３２に接続し、ダ
ート（Ｇ）電極は前記デート入力配線５１，５□・・・
５ｅ ｒ ５Ｉｏに接続している。一方、Ｎチャネルの
ＭＯＳ ＦＥＴ９１，９□・・・のソース（Ｓ）領域は
第２の配線４． 、４２に接続し、ケ゛−） （Ｇ）領
域は前記ケ゛−ト入力配線５１．５□・・・５９ ”
１０ に接続し、ドレインα））領域は前記Ｐチャネル
のＭＯＳ ＦＥＴ ８１．８２・・・のドレイン（Ｄ）
領域と接続している。こうした構造の０ＭＯ８ＦＥＴに
おいて、ダート入力配ｈＪ ５ｒ ＋ ５２・・・５ｅ
＊ ５．ｏから入力された記号（Ａ、Ｂ・・・Ｈ，Ｉ
）は各トランジスタ対の共通のドレイン（Ｄ） 領域か
らＡ、Ｂ・・・Ｈ，Ｉとして出力される。
第１図に示すものが知られている。図中の１は、Ｎ型の
シリコン基板であシ、この基板１表面の所定箇所にはＰ
型のウェル領域２が島状に形成されている。また、前記
基板１表面にはｖＤＤ端子用の第１の配線３ｘ ＋ ３
ｔが形成され、ウェル領域２表面にはＶＳＢ端子用の第
２の配線４ｔ ＋ ４ｚが形成されている。前記ウェル
領域２には、１０人力（Ａ、Ｂ、・・・Ｈ，Ｉ）インバ
ータ用のダート入力配線５１，５□・・・５（１” １
Ｇからなる配線領域６が形成されている。更に、この配
線領域６を除く前記ウェル領域２表面、及びこのウェル
領域２から基板１の第１の配線３１．３２間は素子領域
７．．７２となっている。前記素子領域７ 、＋ ７２
において、基板１表面側にはＰチャネルのＭＯＳ ＦＥ
Ｔ ８．’ １８□−８，” ｌ ８１ｏが形成されか
つＰ型のウェル領域２表面側にはＮチャネルのＭＯＳ
ＦＥＴ ９ 、９ ・・・９．９ が形成され、Ｐ
９ ｌＯ チャネルのＭＯＳ ＦＥＴ ８ 、８ ・・・と各
Ｎチャネルｌ ２ のＭＯＳ Ｆ’ＥＴ ９ 、９ ・・・は夫々接続
されて相補型のトランジスタ対をなしている。詳述すれ
ば、ＰチャネルのＭＯＳ ＦＥＴ ＆、１８２・・・の
ンース（Ｓ）領域は第１の配線３１．３２に接続し、ダ
ート（Ｇ）電極は前記デート入力配線５１，５□・・・
５ｅ ｒ ５Ｉｏに接続している。一方、Ｎチャネルの
ＭＯＳ ＦＥＴ９１，９□・・・のソース（Ｓ）領域は
第２の配線４． 、４２に接続し、ケ゛−） （Ｇ）領
域は前記ケ゛−ト入力配線５１．５□・・・５９ ”
１０ に接続し、ドレインα））領域は前記Ｐチャネル
のＭＯＳ ＦＥＴ ８１．８２・・・のドレイン（Ｄ）
領域と接続している。こうした構造の０ＭＯ８ＦＥＴに
おいて、ダート入力配ｈＪ ５ｒ ＋ ５２・・・５ｅ
＊ ５．ｏから入力された記号（Ａ、Ｂ・・・Ｈ，Ｉ
）は各トランジスタ対の共通のドレイン（Ｄ） 領域か
らＡ、Ｂ・・・Ｈ，Ｉとして出力される。
しかしながら、前述した構造の０ＭＯ８ＦＥＴによれば
、Ｐ型□のウェル領域２がシリコン基板１表面に島状に
形成されているため、Ｎ型の基板１表面にＰチャネルの
ＭＯＳ ＦＥＴ ８．〜８１ｏｆ：かつＰ型のウェル領
域２にＮチャネルのＭＯＳ ＦＥＴ９１〜９□０を夫々
独立して形成し、ウェル領域２表面を通るダート入力配
線５１，５２・・・５． ＋ ５．。
、Ｐ型□のウェル領域２がシリコン基板１表面に島状に
形成されているため、Ｎ型の基板１表面にＰチャネルの
ＭＯＳ ＦＥＴ ８．〜８１ｏｆ：かつＰ型のウェル領
域２にＮチャネルのＭＯＳ ＦＥＴ９１〜９□０を夫々
独立して形成し、ウェル領域２表面を通るダート入力配
線５１，５２・・・５． ＋ ５．。
を基板１表面のＰチャネルのＭＯＳ ＦＥＴのダート電
極と延出配線１０を介して接続しなければな必要となる
。また、配線領域６と素子領域７、。
極と延出配線１０を介して接続しなければな必要となる
。また、配線領域６と素子領域７、。
７２とが夫々独立した構成となり、素子の集積度の低下
をもたらした。このことは、最近、ＬＳ１．超ＬＳＩの
増加につれて配線、素子数が増えることから配線領域の
占める面積がチッデザイズに大きく影響を及はす傾向に
ある。
をもたらした。このことは、最近、ＬＳ１．超ＬＳＩの
増加につれて配線、素子数が増えることから配線領域の
占める面積がチッデザイズに大きく影響を及はす傾向に
ある。
本発明は上記事情に鑑みてなされたもので、素子の集積
度を向上し得る半導体装置を提供することをｌ］的とす
るものである。
度を向上し得る半導体装置を提供することをｌ］的とす
るものである。
し発明の概要〕
本発明は、第１導電型の半導体基板表面に該基板表面の
一部を囲むように第２導電型の半導体領域を形、成し、
かつこの半導体領域及び半導体領域に囲まれた前記基板
の島状部分に互いに相補型をなす複数の第１．第２導電
型チヤネルのトランジスタ対を形成することによって、
配線領域内に第２導電型チヤネルのトランジスタを形成
することを可能とし、もって素子の高年積度化を図った
ものである。
一部を囲むように第２導電型の半導体領域を形、成し、
かつこの半導体領域及び半導体領域に囲まれた前記基板
の島状部分に互いに相補型をなす複数の第１．第２導電
型チヤネルのトランジスタ対を形成することによって、
配線領域内に第２導電型チヤネルのトランジスタを形成
することを可能とし、もって素子の高年積度化を図った
ものである。
本発明の１実施例を第２図及び第３図を参照して説明す
る。
る。
図中の１１はＮ型のシリコン基板でアシ、この基板１１
表面には環状のＰ型のウェル領域１２が形成されている
。前記基板１１表面にはＶＤＤ端子用の第１の配線１３
． 、１３□が形成されるとともに、ウェル領域１２：
Ａ・面にはｖＦＩＳ端子用の第２の配線１４□、１４□
が形成されている。また、ウェル領域１２及びこのウェ
ル領域１２に囲まれる基板１１表面の島状部分１５には
、これらを横切るようにＶＤＤ端子用の第３の配線１６
１８Ａ入力インパータ用のダート入力配線１７０，２人
力（Ｂ 、 Ｃ） ＮＯＩ”−）用ノダート入力配線１
７２１１７３及び出力配線１８□。
表面には環状のＰ型のウェル領域１２が形成されている
。前記基板１１表面にはＶＤＤ端子用の第１の配線１３
． 、１３□が形成されるとともに、ウェル領域１２：
Ａ・面にはｖＦＩＳ端子用の第２の配線１４□、１４□
が形成されている。また、ウェル領域１２及びこのウェ
ル領域１２に囲まれる基板１１表面の島状部分１５には
、これらを横切るようにＶＤＤ端子用の第３の配線１６
１８Ａ入力インパータ用のダート入力配線１７０，２人
力（Ｂ 、 Ｃ） ＮＯＩ”−）用ノダート入力配線１
７２１１７３及び出力配線１８□。
１８□が形成されている。ここで、前記第２の配線１４
１．１４２間のウニぞ領域１２及び島状部分１５は配線
領域１９となシ、との配線領域１９を除く前記ウェル領
域１２及びこのウェル領域１２から基板ノーの第１の配
線１３０．１３□間は素子領域２０． 、２０□となる
。前記配線領域１９０基板ノーの島状部分１５にはＰチ
ャネルのＭＯＳＦＥＴ ２１． 、２１２．２１３が形
成され、かつＰ型のウェル領域１２にはＮチャネルのＭ
ＯＳ ＦＥＴ ２２□、 ２２． ＋ ２２３が形成さ
れている。前記ＰチャネルのＭＯＳ ＦＥＴ ２１．〜
２１．は各ＮチャネルのＭＯＳ ＦＥＴ ２２．〜２２
３に夫々接続されて互いに相補型のトランジスタ対をな
している。詳述すれば、ＰチャネルのＭＯＳ ＦＥＴ２
１１〜２１３において、ＭＯＳ ＦＥＴ ２１．のソー
ス（Ｓ）領域は第３の配線１６、に、ドレインの）領域
は出力配線１８、にかつケ゛−ト電極はダート入力配線
１７１に夫々接続している。また、ＭＯＳ ＦＥＴ ２
１□、２１３は夫々ドレイン、ソース領域を接続してい
るとともに、ＭＯＳ ＦＥＴ ２１□の：／ −ス（Ｓ
）領域は第３の配線１６．ニ、ＭＯＳ Ｆ’ＥＴ２１
のドレイン（ロ）領域は出力配線１８２に、及び各ｒ
−ト（Ｇ）電極は夫々ｆ−ト入力配＃１１７□。
１．１４２間のウニぞ領域１２及び島状部分１５は配線
領域１９となシ、との配線領域１９を除く前記ウェル領
域１２及びこのウェル領域１２から基板ノーの第１の配
線１３０．１３□間は素子領域２０． 、２０□となる
。前記配線領域１９０基板ノーの島状部分１５にはＰチ
ャネルのＭＯＳＦＥＴ ２１． 、２１２．２１３が形
成され、かつＰ型のウェル領域１２にはＮチャネルのＭ
ＯＳ ＦＥＴ ２２□、 ２２． ＋ ２２３が形成さ
れている。前記ＰチャネルのＭＯＳ ＦＥＴ ２１．〜
２１．は各ＮチャネルのＭＯＳ ＦＥＴ ２２．〜２２
３に夫々接続されて互いに相補型のトランジスタ対をな
している。詳述すれば、ＰチャネルのＭＯＳ ＦＥＴ２
１１〜２１３において、ＭＯＳ ＦＥＴ ２１．のソー
ス（Ｓ）領域は第３の配線１６、に、ドレインの）領域
は出力配線１８、にかつケ゛−ト電極はダート入力配線
１７１に夫々接続している。また、ＭＯＳ ＦＥＴ ２
１□、２１３は夫々ドレイン、ソース領域を接続してい
るとともに、ＭＯＳ ＦＥＴ ２１□の：／ −ス（Ｓ
）領域は第３の配線１６．ニ、ＭＯＳ Ｆ’ＥＴ２１
のドレイン（ロ）領域は出力配線１８２に、及び各ｒ
−ト（Ｇ）電極は夫々ｆ−ト入力配＃１１７□。
ノー に接続している。一方、ＮチャネルのＭＯ８ＦＥ
Ｔ２２□〜２２３にオイテ、各ソー ス（Ｓ）領域は第
２の配線１４、に、ドレイン（Ｄ）領域はＭＯＳ ＦＥ
Ｔ ２２． 、のは出力配線１８１にがっＭＯＳ ＦＥ
Ｔ ２２２．２２３のは出力配線１８２に、各ケ” −
） （Ｇ）電極はゲート入力配線１７〜１７３に夫々接
続している。そして、前記ＰチャネルのＭＯＳ ＦＥＴ
２１．〜２１３とＮチャネルのＭＯＳ ＦＥＴ ２２
．〜２２３は夫々対をなし、３ケの相補型（Ｃ） ＭＯ
Ｓ ＦＥＴからなるＡ人カインバータと２人力（Ｂ 、
Ｃ） ＮＯＲゲート回路を構成している。なお、素子
領域２０１〜２０２にも図示しない素子が形成されてい
る。
Ｔ２２□〜２２３にオイテ、各ソー ス（Ｓ）領域は第
２の配線１４、に、ドレイン（Ｄ）領域はＭＯＳ ＦＥ
Ｔ ２２． 、のは出力配線１８１にがっＭＯＳ ＦＥ
Ｔ ２２２．２２３のは出力配線１８２に、各ケ” −
） （Ｇ）電極はゲート入力配線１７〜１７３に夫々接
続している。そして、前記ＰチャネルのＭＯＳ ＦＥＴ
２１．〜２１３とＮチャネルのＭＯＳ ＦＥＴ ２２
．〜２２３は夫々対をなし、３ケの相補型（Ｃ） ＭＯ
Ｓ ＦＥＴからなるＡ人カインバータと２人力（Ｂ 、
Ｃ） ＮＯＲゲート回路を構成している。なお、素子
領域２０１〜２０２にも図示しない素子が形成されてい
る。
しかして、前述した構造の０ＭＯ８ＦＥＴは、Ｐ型のウ
ェル領域１２がＮ型のシリコン基板１１表面に環状に形
成された構造となっているため、配線領域１９の一部と
して利用される基板ノーの島状部分１５にＮチャネルの
ＭＯＳ ＦＥＴ ２２ 〜２２３と夫々相補型ＦＥＴを
構成するＰチャネルのＭＯＳ ＦＥＴ ２７．〜２１３
を形成できる。従って、従来Ｐ型のウェル領域の外側の
基板表面のみしかＰチャネルのＭＯＳ ＦＥＴを形成で
きなかったのに対し、本発明の場合、ウェル領域１２内
の島状部分１５にＰチャネルのＭＯＳ ＦＥＴ ２２１
〜２２３を形成できるとともに、ケ゛−ト入力配線１７
１〜１７３を従来の如く延出配線を介すことなく各ＣＭ
Ｏ８ＦＥＴのｒ−ト（Ｇ）電極に直接接続して共通化で
きるだめ、素子の集積度を向上することができる。
ェル領域１２がＮ型のシリコン基板１１表面に環状に形
成された構造となっているため、配線領域１９の一部と
して利用される基板ノーの島状部分１５にＮチャネルの
ＭＯＳ ＦＥＴ ２２ 〜２２３と夫々相補型ＦＥＴを
構成するＰチャネルのＭＯＳ ＦＥＴ ２７．〜２１３
を形成できる。従って、従来Ｐ型のウェル領域の外側の
基板表面のみしかＰチャネルのＭＯＳ ＦＥＴを形成で
きなかったのに対し、本発明の場合、ウェル領域１２内
の島状部分１５にＰチャネルのＭＯＳ ＦＥＴ ２２１
〜２２３を形成できるとともに、ケ゛−ト入力配線１７
１〜１７３を従来の如く延出配線を介すことなく各ＣＭ
Ｏ８ＦＥＴのｒ−ト（Ｇ）電極に直接接続して共通化で
きるだめ、素子の集積度を向上することができる。
なお、本発明に係る半導体装置としては第２図及び第３
図図示の構造のものに限らず、第４図及び第５図図示の
構造の０ＭＯ８ＦＥＴでもよい。
図図示の構造のものに限らず、第４図及び第５図図示の
構造の０ＭＯ８ＦＥＴでもよい。
かかる０ＭＯ８ＦＥＴは第２図図示のＮＯ８ＦＥＴと比
べＰ型のウェル領域１２′に２つのＮ型の島状部分２３
、 ＋ ２３２を設け、これらウェル領域１２′、島状
部分２３１を横切るように３人力（Ａ、Ｂ。
べＰ型のウェル領域１２′に２つのＮ型の島状部分２３
、 ＋ ２３２を設け、これらウェル領域１２′、島状
部分２３１を横切るように３人力（Ａ、Ｂ。
Ｃ） ＮＯＲダート用のダート入力配線２４１〜２４３
及び出力配線２５．を設け、ウェル領域１２′、島状部
分２３２を横切るように３人力（ｘ、ｙ。
及び出力配線２５．を設け、ウェル領域１２′、島状部
分２３２を横切るように３人力（ｘ、ｙ。
Ｚ ） ＮＡＮＤ ｆ−ｈ用のダート入力配線２４４〜
２４６゜ＶＤＤ端子用の第３の配線１６□及び出力配線
２５２を設け、かつ前記島状部分２３１．２３２に夫々
ＰチャネルのＭＯＳ ＦＥＴ ２６１〜２６６を、ウェ
ル領域１２′にＮチャネルのＭＯＳ ＦＥＴ ２７．〜
２７６を設けた構造となっている。゛詳述すれば、島状
部分２３□のＰチャネルのＭＯＳ ＦＥＴ ２６、〜２
６３において、ＭＯＳ ＦＥＴ ２６．のソース（Ｓ）
領域は第３の配線１６．に接続し、ドレインの）領域は
ＭＯＳ ＦＥＴ ２６□のソース（Ｓ）領域に接続し、
該ＭＯ８ＦＥＴ ２６□のドレイン（Ｄ）−領域はＭＯ
Ｓ ＦＥＴ ２６３のソース（Ｓ）領域に接続し、かつ
ＭＯＳ ＦＥＴ ２６３のドレイン領域は出力配線２５
１に接続し、更に各ＭＯ８ＦＥＴ ２６、〜２６３のゲ
ート（Ｇ）電極はダート入力配線２４１〜２４３に夫々
接続している。
２４６゜ＶＤＤ端子用の第３の配線１６□及び出力配線
２５２を設け、かつ前記島状部分２３１．２３２に夫々
ＰチャネルのＭＯＳ ＦＥＴ ２６１〜２６６を、ウェ
ル領域１２′にＮチャネルのＭＯＳ ＦＥＴ ２７．〜
２７６を設けた構造となっている。゛詳述すれば、島状
部分２３□のＰチャネルのＭＯＳ ＦＥＴ ２６、〜２
６３において、ＭＯＳ ＦＥＴ ２６．のソース（Ｓ）
領域は第３の配線１６．に接続し、ドレインの）領域は
ＭＯＳ ＦＥＴ ２６□のソース（Ｓ）領域に接続し、
該ＭＯ８ＦＥＴ ２６□のドレイン（Ｄ）−領域はＭＯ
Ｓ ＦＥＴ ２６３のソース（Ｓ）領域に接続し、かつ
ＭＯＳ ＦＥＴ ２６３のドレイン領域は出力配線２５
１に接続し、更に各ＭＯ８ＦＥＴ ２６、〜２６３のゲ
ート（Ｇ）電極はダート入力配線２４１〜２４３に夫々
接続している。
また、ウェル領域１２′のＮチャネルのＭＯＳ ＦＥＴ
２７、〜２７３において、各ソース（Ｓ）領域は第２の
配線１４．に、各ドレイン（Ｄ）領域は出力配線２５、
に、各グー） （Ｇ）電極はダート入力配線２４１〜２
４３に夫々接続している。ここで、前記ＰチャネルのＭ
ＯＳ ＰＥＴ ２６．〜２６３と各ＮチャネルのＭＯＳ
ＦＥＴ ２７１〜２７３は対をなし、３つの０ＭＯ８
ＦＥＴからなるＮＯＲ回路を構成している。
２７、〜２７３において、各ソース（Ｓ）領域は第２の
配線１４．に、各ドレイン（Ｄ）領域は出力配線２５、
に、各グー） （Ｇ）電極はダート入力配線２４１〜２
４３に夫々接続している。ここで、前記ＰチャネルのＭ
ＯＳ ＰＥＴ ２６．〜２６３と各ＮチャネルのＭＯＳ
ＦＥＴ ２７１〜２７３は対をなし、３つの０ＭＯ８
ＦＥＴからなるＮＯＲ回路を構成している。
一方、他の島状部分２３□のＰチャネルのＭＯＳ ＦＥ
Ｔ ２６４〜２６６において、各ソース（Ｓ）領域は第
３の配線１６２に、各ドレイン（９）領域は出力配線２
５□に、各ケ゛−ト（Ｇ）電極はｒ−ト入力配線２４．
〜２４．に夫々接続している。 また、ウェル領域１２
′のＮチャネルのＭＯＳ ＦＥＴ２７〜２７６において
、ＭＯＳ ＦＥＴ ２７ のソー４
４ス（Ｓ）領域は第２の配線
１４□に接続し、 ドレインの）領域はＭＯＳ ＦＥＴ
２７５のソース（Ｓ）領域に接続、し、該ＭＯ８ＦＥ
Ｔ’、２７．のドレイン（Ｄ）領域はＭｏｓ ＦＥＴ
、？ ７６のソース（Ｓ）領域に接続し、かつ該ＭＯ８
ＦＥＴ ２７６のドレインの）領域は出力配線２５２に
接続している。更に、各ＭＯ８ＦＥＴ ２７４′ 〜２
７６のダート電極はゲート入力配線２４１．〜２４６に
夫々接続している。ここで、前記ＰチャネルのＭＯＳ
ＦＥＴ ２６４〜２６６と各ＮチャネルのＭＯＳ ＦＥ
Ｔ ２７４〜２７６は対をなし、３つの０ＭＯ８ＦＥＴ
からなるＮＡＮＤ回路を構成している。
Ｔ ２６４〜２６６において、各ソース（Ｓ）領域は第
３の配線１６２に、各ドレイン（９）領域は出力配線２
５□に、各ケ゛−ト（Ｇ）電極はｒ−ト入力配線２４．
〜２４．に夫々接続している。 また、ウェル領域１２
′のＮチャネルのＭＯＳ ＦＥＴ２７〜２７６において
、ＭＯＳ ＦＥＴ ２７ のソー４
４ス（Ｓ）領域は第２の配線
１４□に接続し、 ドレインの）領域はＭＯＳ ＦＥＴ
２７５のソース（Ｓ）領域に接続、し、該ＭＯ８ＦＥ
Ｔ’、２７．のドレイン（Ｄ）領域はＭｏｓ ＦＥＴ
、？ ７６のソース（Ｓ）領域に接続し、かつ該ＭＯ８
ＦＥＴ ２７６のドレインの）領域は出力配線２５２に
接続している。更に、各ＭＯ８ＦＥＴ ２７４′ 〜２
７６のダート電極はゲート入力配線２４１．〜２４６に
夫々接続している。ここで、前記ＰチャネルのＭＯＳ
ＦＥＴ ２６４〜２６６と各ＮチャネルのＭＯＳ ＦＥ
Ｔ ２７４〜２７６は対をなし、３つの０ＭＯ８ＦＥＴ
からなるＮＡＮＤ回路を構成している。
しかして、上記構造の０ＭＯ８ＦＥＴによれば、ウェル
領域１２′に２つの島状部分２３□、２３２を有した構
造となっているため、例えば、ウェル領域に島状部分が
１つしかなくしかもこの島状部分がウェル領域の中央伺
近から外側の方向にずれた場合でも、残存するウェル領
域を配線領域のみとして利用するだけでなく他の島状部
分に素子を形成して有効に利用することができる。
領域１２′に２つの島状部分２３□、２３２を有した構
造となっているため、例えば、ウェル領域に島状部分が
１つしかなくしかもこの島状部分がウェル領域の中央伺
近から外側の方向にずれた場合でも、残存するウェル領
域を配線領域のみとして利用するだけでなく他の島状部
分に素子を形成して有効に利用することができる。
以上詳述した如く本発明によれば、素子の集積度を向上
し得る半導体装置を折伏できるものである。
し得る半導体装置を折伏できるものである。
第１図は従来の半導体装置の平面図、第２図は本発明の
１実施例である半導体装置の平面図、第３図は第２図の
部分拡大図、第４図は本発明の他の実施例である半導体
装置の平面図、第５図は第４図の部分拡大図である。 １１・・・Ｎ型シリコン基板、１２＋１２’・・・Ｐ型
のウェル領域、１３□、１３２・・・ＶＤＤ端子用の第
１の配線、１４１．１４ ・・・ＶＳＳ端子用の第２
の配線、１５，２３１．２３□・・・島状部分、１６１
・１６ ・・・Ｖ］）Ｄ端子用の第３の配線、１７□〜
１７３・２４〜２４ ・・・ゲート入力配線、１８０．
ｘ８２１６ ２５．２５２・・・出力配線、１９・・・配線領域、２
０．２０２・・・素子領域、２１．〜２１３，２６１〜
２６ ・・・ＰチャネルのＭＯＳ ＦＥＴ Ｓ ２２１
〜２２３１２７〜２７ ・・・ＮチャネルのＭＯＳ Ｆ
ＥＴ ０７ 出願人代理人 弁理士 鈴 江 武 彦第１図 ２１、２図 １ 第３図 １２ 第４図
１実施例である半導体装置の平面図、第３図は第２図の
部分拡大図、第４図は本発明の他の実施例である半導体
装置の平面図、第５図は第４図の部分拡大図である。 １１・・・Ｎ型シリコン基板、１２＋１２’・・・Ｐ型
のウェル領域、１３□、１３２・・・ＶＤＤ端子用の第
１の配線、１４１．１４ ・・・ＶＳＳ端子用の第２
の配線、１５，２３１．２３□・・・島状部分、１６１
・１６ ・・・Ｖ］）Ｄ端子用の第３の配線、１７□〜
１７３・２４〜２４ ・・・ゲート入力配線、１８０．
ｘ８２１６ ２５．２５２・・・出力配線、１９・・・配線領域、２
０．２０２・・・素子領域、２１．〜２１３，２６１〜
２６ ・・・ＰチャネルのＭＯＳ ＦＥＴ Ｓ ２２１
〜２２３１２７〜２７ ・・・ＮチャネルのＭＯＳ Ｆ
ＥＴ ０７ 出願人代理人 弁理士 鈴 江 武 彦第１図 ２１、２図 １ 第３図 １２ 第４図
Claims (1)
- 第１導電型の半導体基板と、この基板表面に該基板表面
の一部を囲むように形成された第２導電型の半導体領域
と、この半導体領域及び該半導体領域に囲まれた前記基
板の島状部分に夫夫形成され互いに相補型をなす複数の
第１．第２導電型チヤネルのトランジスタ対とを７４
備スることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174311A JPS5963754A (ja) | 1982-10-04 | 1982-10-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174311A JPS5963754A (ja) | 1982-10-04 | 1982-10-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5963754A true JPS5963754A (ja) | 1984-04-11 |
Family
ID=15976431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57174311A Pending JPS5963754A (ja) | 1982-10-04 | 1982-10-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5963754A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0166423A2 (en) * | 1984-06-26 | 1986-01-02 | Nec Corporation | Semiconductor integrated circuit having complementary field effect transistors |
| JPS61219164A (ja) * | 1985-03-25 | 1986-09-29 | Nec Corp | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493375A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
-
1982
- 1982-10-04 JP JP57174311A patent/JPS5963754A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493375A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0166423A2 (en) * | 1984-06-26 | 1986-01-02 | Nec Corporation | Semiconductor integrated circuit having complementary field effect transistors |
| US4716450A (en) * | 1984-06-26 | 1987-12-29 | Nec Corporation | Semiconductor integrated circuit having complementary field effect transistors |
| JPS61219164A (ja) * | 1985-03-25 | 1986-09-29 | Nec Corp | 半導体集積回路 |
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