JPS6119146A - Ｃｍｏｓ集積回路 - Google Patents
Ｃｍｏｓ集積回路Info
- Publication number
- JPS6119146A JPS6119146A JP59140021A JP14002184A JPS6119146A JP S6119146 A JPS6119146 A JP S6119146A JP 59140021 A JP59140021 A JP 59140021A JP 14002184 A JP14002184 A JP 14002184A JP S6119146 A JPS6119146 A JP S6119146A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- wiring
- layer
- aluminum
- polycrystalline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 26
- 229910052782 aluminium Inorganic materials 0.000 claims description 26
- 229920005591 polysilicon Polymers 0.000 claims description 21
- 238000005468 ion implantation Methods 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 21
- 238000000034 method Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、ポリシリコン配線またはアルミ配線を介して
接続される１対のＰチャンネルトランジスタと、Ｎチャ
ンネルトランジスタと、それらのトランジスタのゲート
を構成する入力ゲートポリシリコンとを有するＣＭＯＳ
集積回路に関する。
接続される１対のＰチャンネルトランジスタと、Ｎチャ
ンネルトランジスタと、それらのトランジスタのゲート
を構成する入力ゲートポリシリコンとを有するＣＭＯＳ
集積回路に関する。
従来のＣＭＯＳ集積回路において、ある論理機能をもつ
ブロック（以下セルという）内では、一つの出力信号を
２人力以上に配線する場合がある。
ブロック（以下セルという）内では、一つの出力信号を
２人力以上に配線する場合がある。
第１図（ａ）に示すセルでは、ＮＡＮＤゲートの出力１
１のファンｅアウトは３であシ、一つの出力１１が３ケ
のインバータに入力される。同図（ｂ）に示す０ＭＯ８
の集積回路のパターン図では、各々３ケの前記インバー
タが隣シあっておシ、入力ゲートポリシリコン５が第１
（層）アルミ配線を介することなく、配線されている。
１のファンｅアウトは３であシ、一つの出力１１が３ケ
のインバータに入力される。同図（ｂ）に示す０ＭＯ８
の集積回路のパターン図では、各々３ケの前記インバー
タが隣シあっておシ、入力ゲートポリシリコン５が第１
（層）アルミ配線を介することなく、配線されている。
この入力ゲートポリシリコン５０１ケ所にはＮＡＮＤゲ
ートの出力１１から第１アルミ配線に接続するためのコ
ンタクトホール６をもち、そのためのポリシリコンの座
６１がある。
ートの出力１１から第１アルミ配線に接続するためのコ
ンタクトホール６をもち、そのためのポリシリコンの座
６１がある。
同様に、第２図（ａ）でもインバータの出力１２が２ケ
のＮＡＮＤゲートの１入力となりておシ、同図ｔｂｌの
パターン図では、各入力ゲートが隣シあっているため、
入力ゲートポリシリコン５１で配線されている。
のＮＡＮＤゲートの１入力となりておシ、同図ｔｂｌの
パターン図では、各入力ゲートが隣シあっているため、
入力ゲートポリシリコン５１で配線されている。
また、セルの高さを同じにするポリセル方式のパワーゲ
ートのレイアウトにおいても、第３図（ａ）。
ートのレイアウトにおいても、第３図（ａ）。
（ｂ）、第４図ｆａｎ、 ｔｂ）に示すように、入力ゲ
ートポリシリコン５２．５３がそのまま配線として利用
され、その幅を通常の入力ゲートポリシリコン（第１、
２図の入力ゲートポリシリコン）の２倍としている。
ートポリシリコン５２．５３がそのまま配線として利用
され、その幅を通常の入力ゲートポリシリコン（第１、
２図の入力ゲートポリシリコン）の２倍としている。
このように、すべてのトランジスタのゲートに対して、
第１アルミとのコンタクトホールを設ケていないもの、
つまシ入カボリシリコンゲートにコンタクトホールの座
がないものがある。従ってチップ完成後の評価段階等で
わずかな論理変更が必要となった場合、論理変更が容易
でなくなシ、結局ポリシリコンのマスク工程でのマスク
変更を余儀なくされる欠点があった。
第１アルミとのコンタクトホールを設ケていないもの、
つまシ入カボリシリコンゲートにコンタクトホールの座
がないものがある。従ってチップ完成後の評価段階等で
わずかな論理変更が必要となった場合、論理変更が容易
でなくなシ、結局ポリシリコンのマスク工程でのマスク
変更を余儀なくされる欠点があった。
ガお、これまで参照した図面において、■は電源バタン
（第１アルミ層バタン）、２はグランドバタン（第１ア
ルミ層バタン）、３はＰ 領域、４はＮ＋領領域７は拡
散層−第１アルミのコンタクトホール、８は第１アルミ
−第２アルミのスルホール、９は第２アルミ配線、１０
は第１アルミ配線、１Ｆはファンアウト３の出力、１２
はファンアウト２の出力、１３〜１５はファンイン２０
入力である。
（第１アルミ層バタン）、２はグランドバタン（第１ア
ルミ層バタン）、３はＰ 領域、４はＮ＋領領域７は拡
散層−第１アルミのコンタクトホール、８は第１アルミ
−第２アルミのスルホール、９は第２アルミ配線、１０
は第１アルミ配線、１Ｆはファンアウト３の出力、１２
はファンアウト２の出力、１３〜１５はファンイン２０
入力である。
本発明の目的は、チップ完成後の論理変更を容易とし、
それによ）ポリシリコン、イオン注入等のマスク変更な
しで済み、ＬＳＩ開発期間、製作期間を短縮できる半導
体集積回路を提供することＦｒ−ある。
それによ）ポリシリコン、イオン注入等のマスク変更な
しで済み、ＬＳＩ開発期間、製作期間を短縮できる半導
体集積回路を提供することＦｒ−ある。
本発明は、ポリシリコン配線またはアルミ配線を介して
接続される１対のＰチャンネルトランジスタと、Ｎチャ
ンネルトランジスタと、それらのトランジスタのゲート
を構成する入力ゲートポリシリコンとを有するＣＭＯＳ
集積回路において、前記入力ゲートポリシリコンは、そ
れぞれ前記アルミ配線と接続できるコンタクトホールを
設ケウる座を有し、この座間を論理機能に応じてアルミ
配線で接続することを特徴とするものである。
接続される１対のＰチャンネルトランジスタと、Ｎチャ
ンネルトランジスタと、それらのトランジスタのゲート
を構成する入力ゲートポリシリコンとを有するＣＭＯＳ
集積回路において、前記入力ゲートポリシリコンは、そ
れぞれ前記アルミ配線と接続できるコンタクトホールを
設ケウる座を有し、この座間を論理機能に応じてアルミ
配線で接続することを特徴とするものである。
次に本発明の実施例について説明する。
第１図（ａ）のようにＮＡＮＤ出力１１が３ケのインバ
ーターの入力と表っている時、第５図のように３ケのイ
ンバーターの入力ゲートポリシリコン５４が、各々第１
（層）アルミ１０で配線されていれば、その部分を第７
図、第８図、第９図のように論理変更できる。同信号が
３ケのインバーターにはいった構成を変更して第７図の
ように真信号を各々の３ケのインバータに入力すること
ができ、第８図のようにインバーター、２人力ＮＡＮＤ
ゲートの構成とすることも、第９図のように３人力ＮＡ
ＮＤゲートとすることもでき、しかもフローティングゲ
ートが生じないように１１１１゜１０″にクランプでき
る。このようにできるのは、すべてのトランジスタゲー
トに少なくとも１ケ所、第１アルミと配線できるコンタ
クトホールヲ設ケうるポリシリコンの座６１が用意され
ているからである。
ーターの入力と表っている時、第５図のように３ケのイ
ンバーターの入力ゲートポリシリコン５４が、各々第１
（層）アルミ１０で配線されていれば、その部分を第７
図、第８図、第９図のように論理変更できる。同信号が
３ケのインバーターにはいった構成を変更して第７図の
ように真信号を各々の３ケのインバータに入力すること
ができ、第８図のようにインバーター、２人力ＮＡＮＤ
ゲートの構成とすることも、第９図のように３人力ＮＡ
ＮＤゲートとすることもでき、しかもフローティングゲ
ートが生じないように１１１１゜１０″にクランプでき
る。このようにできるのは、すべてのトランジスタゲー
トに少なくとも１ケ所、第１アルミと配線できるコンタ
クトホールヲ設ケうるポリシリコンの座６１が用意され
ているからである。
同様に第６図でも第４図パワーゲートの２人力ＮＡＮＤ
ゲートと比較すると、２人力第４図１４゜１５は通常ゲ
ート（第１．２図の場合のゲート）の幅が２倍となって
おシ、各々第１アルミで接続されている。第４図［ｂ）
のようなゲートポリシリコンのパターンであれば、アル
ミニ程以降ではせいぜいＮＡＮＤゲートがＮＯＲゲート
、２ケのインバーターに変更できる程度である。第６図
のようにゲートポリシリコンに第１アルミとのコンタク
トホールを設ける仁とのできるポリシリコンの座６１を
用意すれば、これを変更して、第１０図のように２人力
ＮＡＮＤゲートが２ケのセル、第１１図のように３人力
ＮＡＮＤゲートとインバーターのセル、８１２図のよう
に４人力ＮＯＲゲートのセルができるなど、かな多自由
に論理を組み直すことができる。
ゲートと比較すると、２人力第４図１４゜１５は通常ゲ
ート（第１．２図の場合のゲート）の幅が２倍となって
おシ、各々第１アルミで接続されている。第４図［ｂ）
のようなゲートポリシリコンのパターンであれば、アル
ミニ程以降ではせいぜいＮＡＮＤゲートがＮＯＲゲート
、２ケのインバーターに変更できる程度である。第６図
のようにゲートポリシリコンに第１アルミとのコンタク
トホールを設ける仁とのできるポリシリコンの座６１を
用意すれば、これを変更して、第１０図のように２人力
ＮＡＮＤゲートが２ケのセル、第１１図のように３人力
ＮＡＮＤゲートとインバーターのセル、８１２図のよう
に４人力ＮＯＲゲートのセルができるなど、かな多自由
に論理を組み直すことができる。
以上に説明したようにＭＯ８集積回路においてチップ完
成後かなシの論理変更が必要となった場合でも、アルミ
ニ程からの変更が容易となシ、ポリシリゲート、イオン
注入の工程などの工程がなくな、９．ＬＳＩの開発期間
、製作期間を短縮することができる。
成後かなシの論理変更が必要となった場合でも、アルミ
ニ程からの変更が容易となシ、ポリシリゲート、イオン
注入の工程などの工程がなくな、９．ＬＳＩの開発期間
、製作期間を短縮することができる。
第１図（ａＪ、 ｔｂ）は第一の従来例を示す回路図、
構成図、第２図（ａ）、 （ｂ）は第二の従来例を示す
回路図。 構成図、第３図ｔ３）、 （ｂ）は第三の従来例を示す
回路図、構成図、第４図（ａ）、向は第四の従来例を示
す回路図、構成図、第５図は本発明の第一の実施例を示
す構成図、第６図は本発明の第二の実施例を示す構成図
、第７図ｔａｇ、 ｆｂ）は本発明の第三の実施例を示
す回路図、構成図、第８図ｔａ）、 （ｂ）は本発明の
第四の実施例を示す回路図、構成図、第９図（ａ）。 ［ｂ）は本発明の第五の実施例を示す回路図、構成図、
第１０図１ａｄ、 （ｂ）は本発明の第六の実施例を示
す回路図、構成図、第１１図（ａ）、 ［ｂ）は本発明
の第七の実施例を示す回路図、構成図、第１２図ｔａｇ
、 ［ｂ）は本発明の第への実施例を示す回路図、構成
図である。 １・・・・・・電源バタン、２・・・・・・グランドバ
タン、３・・・・・・Ｐ＋領域、４・・・・・・Ｎ＋領
領域５，５ｉ〜５４・・・・・・ゲートポリシリコン、
６・・・・・・ポリシリコン−第１（層）アルミのコン
タクトホール、７・・・・・・拡散層−第１アルミのコ
ンタクトホール、８・・・・・・第１アルミ−第２（層
）アルミのスルホール、９・・・・・・第２アルミ配線
、ｌＯ・・・・・・第１アルミ配線、１１・・・・・・
ファンアウト３の出力、１２・・・・・・ファンアウト
２の出力、１３〜１５・・・・・・ファンイン２の入力
。 第１図 第２図 −ん）−− （ｄ） （ｂ） 第３図 第４図 第５図 第６図 （ａ）（ｂ） 第９図
構成図、第２図（ａ）、 （ｂ）は第二の従来例を示す
回路図。 構成図、第３図ｔ３）、 （ｂ）は第三の従来例を示す
回路図、構成図、第４図（ａ）、向は第四の従来例を示
す回路図、構成図、第５図は本発明の第一の実施例を示
す構成図、第６図は本発明の第二の実施例を示す構成図
、第７図ｔａｇ、 ｆｂ）は本発明の第三の実施例を示
す回路図、構成図、第８図ｔａ）、 （ｂ）は本発明の
第四の実施例を示す回路図、構成図、第９図（ａ）。 ［ｂ）は本発明の第五の実施例を示す回路図、構成図、
第１０図１ａｄ、 （ｂ）は本発明の第六の実施例を示
す回路図、構成図、第１１図（ａ）、 ［ｂ）は本発明
の第七の実施例を示す回路図、構成図、第１２図ｔａｇ
、 ［ｂ）は本発明の第への実施例を示す回路図、構成
図である。 １・・・・・・電源バタン、２・・・・・・グランドバ
タン、３・・・・・・Ｐ＋領域、４・・・・・・Ｎ＋領
領域５，５ｉ〜５４・・・・・・ゲートポリシリコン、
６・・・・・・ポリシリコン−第１（層）アルミのコン
タクトホール、７・・・・・・拡散層−第１アルミのコ
ンタクトホール、８・・・・・・第１アルミ−第２（層
）アルミのスルホール、９・・・・・・第２アルミ配線
、ｌＯ・・・・・・第１アルミ配線、１１・・・・・・
ファンアウト３の出力、１２・・・・・・ファンアウト
２の出力、１３〜１５・・・・・・ファンイン２の入力
。 第１図 第２図 −ん）−− （ｄ） （ｂ） 第３図 第４図 第５図 第６図 （ａ）（ｂ） 第９図
Claims (1)
- ポリシリコン配線またはアルミ配線を介して接続される
１対のＰチャンネルトランジスタと、Ｎチャンネルトラ
ンジスタと、それらのトランジスタのゲートを構成する
入力ゲートポリシリコンとを有するＣＭＯＳ集積回路に
おいて、前記入力ゲートポリシリコンは、それぞれ前記
アルミ配線と接続できるコンタクトホールを設けうる座
を有し、この座間を論理機能に応じてアルミ配線で接続
することを特徴とするＣＭＯＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140021A JPS6119146A (ja) | 1984-07-06 | 1984-07-06 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140021A JPS6119146A (ja) | 1984-07-06 | 1984-07-06 | Ｃｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6119146A true JPS6119146A (ja) | 1986-01-28 |
Family
ID=15259094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59140021A Pending JPS6119146A (ja) | 1984-07-06 | 1984-07-06 | Ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6119146A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63311740A (ja) * | 1987-06-15 | 1988-12-20 | Matsushita Electronics Corp | 半導体集積回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5874052A (ja) * | 1981-10-29 | 1983-05-04 | Nec Corp | マスタ−スライス半導体集積回路装置 |
| JPS58139445A (ja) * | 1982-02-15 | 1983-08-18 | Nec Corp | 半導体集積回路装置 |
-
1984
- 1984-07-06 JP JP59140021A patent/JPS6119146A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5874052A (ja) * | 1981-10-29 | 1983-05-04 | Nec Corp | マスタ−スライス半導体集積回路装置 |
| JPS58139445A (ja) * | 1982-02-15 | 1983-08-18 | Nec Corp | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63311740A (ja) * | 1987-06-15 | 1988-12-20 | Matsushita Electronics Corp | 半導体集積回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6114734A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH0516188B2 (ja) | ||
| JPS58182242A (ja) | 半導体集積回路装置 | |
| JPS58139446A (ja) | 半導体集積回路装置 | |
| JPS6119146A (ja) | Ｃｍｏｓ集積回路 | |
| US7212031B2 (en) | Semiconductor device and manufacturing method of the same | |
| JPH05198672A (ja) | セル設計方法、及びそれを用いた半導体集積回路の製造方法 | |
| JPS5864047A (ja) | マスタ−スライス半導体集積回路装置 | |
| JPS62174965A (ja) | 集積回路 | |
| JPS6017930A (ja) | マスタ・スライス方式に於ける基本セル | |
| JP2000040809A (ja) | 半導体装置 | |
| JP2821063B2 (ja) | 半導体集積回路装置 | |
| JP2000040810A (ja) | 半導体装置 | |
| JPH02280353A (ja) | 半導体集積回路 | |
| JP2510163B2 (ja) | 集積回路のレイアウト方法 | |
| JP2921266B2 (ja) | コンプリメンタリｍｏｓ型集積回路装置 | |
| JPS59202650A (ja) | マスタ−スライスｉｃ | |
| JPS5963754A (ja) | 半導体装置 | |
| JPH0330301B2 (ja) | ||
| JPS5966145A (ja) | マスタ−スライス半導体装置 | |
| JPH06112448A (ja) | 半導体装置の製造方法 | |
| JPH0815258B2 (ja) | プログラム可能なｃｍｏｓロジツクアレイ | |
| JPS63252442A (ja) | 集積回路 | |
| JPH05343985A (ja) | 排他的論理和／排他的否定論理和回路 | |
| JPS6272143A (ja) | 半導体集積回路のパタ−ン形成方法 |