JPS5966145A - マスタ−スライス半導体装置 - Google Patents
マスタ−スライス半導体装置Info
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- JPS5966145A JPS5966145A JP17708182A JP17708182A JPS5966145A JP S5966145 A JPS5966145 A JP S5966145A JP 17708182 A JP17708182 A JP 17708182A JP 17708182 A JP17708182 A JP 17708182A JP S5966145 A JPS5966145 A JP S5966145A
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- JP
- Japan
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- wiring
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- semiconductor device
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 238000003491 array Methods 0.000 description 4
- 208000034530 PLAA-associated neurodevelopmental disease Diseases 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 210000005069 ears Anatomy 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、マスタースライス半導体装置に関する。
近年、半導体装置特に論理ＬＳＩにおいては、その設計
に要する時間が膨大きなっている。この問題に対し、Ｃ
ＡＤによる自動設計を行なうことにより設計期間を短縮
する試みがなされている。その代表的な例がＰＬＡやゲ
ートアレイなどのマスタースライス半導体装置である。
に要する時間が膨大きなっている。この問題に対し、Ｃ
ＡＤによる自動設計を行なうことにより設計期間を短縮
する試みがなされている。その代表的な例がＰＬＡやゲ
ートアレイなどのマスタースライス半導体装置である。
Ｉ！／１１えは、ゲート了しフイにマスタースライス方
式を適用した場合、あらかじめトランジスタなどの素子
を製造工程において集積形成しておき、品、を車により
素子どうしの接続配線パターンだけを変えることにより
、開発期間を燃線することができる。これは多品種少量
を必要とする製品に特に有効である。このような、ゲー
トアレイを代表とするマスタースライス半導体装置では
上記のような利点があるが自動設計で行なう場合、チッ
プ上のどの部分に所望の回路が形成されるかはわからず
、その為に接続する配線が長くなる場合や負荷の大きな
回路を駆動する為にはバッファ回路（例えばインバータ
）を介して行なっている。
式を適用した場合、あらかじめトランジスタなどの素子
を製造工程において集積形成しておき、品、を車により
素子どうしの接続配線パターンだけを変えることにより
、開発期間を燃線することができる。これは多品種少量
を必要とする製品に特に有効である。このような、ゲー
トアレイを代表とするマスタースライス半導体装置では
上記のような利点があるが自動設計で行なう場合、チッ
プ上のどの部分に所望の回路が形成されるかはわからず
、その為に接続する配線が長くなる場合や負荷の大きな
回路を駆動する為にはバッファ回路（例えばインバータ
）を介して行なっている。
しかしながら、このバッファ回路を素子領域に設けるこ
とにより、使用素子の増大配線の困難さが生ｑてくる。
とにより、使用素子の増大配線の困難さが生ｑてくる。
本発明は上記の欠点を改善した大規模なマスタースライ
ス半導体装置を提供することを目的とする。
ス半導体装置を提供することを目的とする。
本発明は、素子領域と配線領域を有するマスタースライ
ス半導体装置において、配線領域にインバータ（妾続さ
れた素子を設ける。そして例えば９荷の大きな回路を駆
動する場合などは、この配線領域に設けられたインバー
タ接続された素子をバッファ回路として用いる。この配
線領域の素子はもともとインバータ接続されているため
に、この素子を用いる為の接続は入力と出力だけでよく
、従って配線領域は従来の配線領域と同−耳の自由度を
保つことができる。
ス半導体装置において、配線領域にインバータ（妾続さ
れた素子を設ける。そして例えば９荷の大きな回路を駆
動する場合などは、この配線領域に設けられたインバー
タ接続された素子をバッファ回路として用いる。この配
線領域の素子はもともとインバータ接続されているため
に、この素子を用いる為の接続は入力と出力だけでよく
、従って配線領域は従来の配線領域と同−耳の自由度を
保つことができる。
本発明によれば、素子領域における素子を本来の論理機
能を得る目的以外に使用する必要がなく、従って使用素
子の増大を防止して大規模集積回路の実現が容易になる
。また配線領域でのインパーク接続された素子の使用は
、従来の配線領域での配線形成の自由度を伺ら損うこと
なく、素子領域の素子をバッファ回路に用いる場合に比
べて配り設計も容易になる。
能を得る目的以外に使用する必要がなく、従って使用素
子の増大を防止して大規模集積回路の実現が容易になる
。また配線領域でのインパーク接続された素子の使用は
、従来の配線領域での配線形成の自由度を伺ら損うこと
なく、素子領域の素子をバッファ回路に用いる場合に比
べて配り設計も容易になる。
以下本発明の実施例を謂甲する。Ｗ、１図は一実施例の
チップ構成を示すもので、チップ中央部に基本セルを配
列形成した素子領域１（１，、。
チップ構成を示すもので、チップ中央部に基本セルを配
列形成した素子領域１（１，、。
１２ 、・・・、１ｎ）があり、チップ周辺に入出力部
２が設けら旧、これら素子領域１と入出力部２の間が配
線領域３となっている。この配線領域３には、インバー
タ接続された素子、例えばＳＯ８構造のＣＭＯＳゲート
アレイであれは、第２図に示すようなＣＭＯＳインバー
タが検数個形成されている。第２図において、１１．１
２はＮチャネルＭ’０８ＦＥＴのソース、ドレインとな
るＮ＋７へ１４．１５はＰチャネルＭＯ８ＦＥＴのソー
ス、ドレインとなるＰ土層、１３゜１６はケート電極で
あり、１７がインバータの出力端配慢取出し口、１８が
入力端配線取出し口である。
２が設けら旧、これら素子領域１と入出力部２の間が配
線領域３となっている。この配線領域３には、インバー
タ接続された素子、例えばＳＯ８構造のＣＭＯＳゲート
アレイであれは、第２図に示すようなＣＭＯＳインバー
タが検数個形成されている。第２図において、１１．１
２はＮチャネルＭ’０８ＦＥＴのソース、ドレインとな
るＮ＋７へ１４．１５はＰチャネルＭＯ８ＦＥＴのソー
ス、ドレインとなるＰ土層、１３゜１６はケート電極で
あり、１７がインバータの出力端配慢取出し口、１８が
入力端配線取出し口である。
そして、例えば第１図において、素子領域１１と１２の
余１線を施した基本セル間を、その間にバッファ回路を
入れて接続したい場合には、配線領域３に予め形成され
ている、第２図に示したような構成のＣＭＯＳインバー
タ４をバッファ回路として用いるのである。
余１線を施した基本セル間を、その間にバッファ回路を
入れて接続したい場合には、配線領域３に予め形成され
ている、第２図に示したような構成のＣＭＯＳインバー
タ４をバッファ回路として用いるのである。
このようにすれば、素子領域１における素子を本来の論
理機能を実現するための目的以外に使うことがなく、従
って素子領域１の素子を最大限有効に利用することがで
き、ゲートアレイの大規模集４責化が図れる。また配線
領域３のインバータの使用は、素子領域の素子間を接続
する配線を不連続として一方をインバータの入力端、他
方をインバータの出力端に接続するだけである。従って
従来の配線領域の自由度が保たれ、素子領域の素子をバ
ッファ回路として用いる場合に比べて配線設計は容易に
なる。
理機能を実現するための目的以外に使うことがなく、従
って素子領域１の素子を最大限有効に利用することがで
き、ゲートアレイの大規模集４責化が図れる。また配線
領域３のインバータの使用は、素子領域の素子間を接続
する配線を不連続として一方をインバータの入力端、他
方をインバータの出力端に接続するだけである。従って
従来の配線領域の自由度が保たれ、素子領域の素子をバ
ッファ回路として用いる場合に比べて配線設計は容易に
なる。
なお、実際の回路においＣ１・ま、チップ中央にある内
部素子間よりもチップ周辺の入出力部と内部素子の間に
バッファ回路を必要とすることが多い。従って、第１１
７１のようなチップでインパーク接続された素子を形成
しておくのは、配線領域３のうち特に第３図に′＄＋線
で示した周辺領域とした方が有効となる５ｒ絆性が大き
い。
部素子間よりもチップ周辺の入出力部と内部素子の間に
バッファ回路を必要とすることが多い。従って、第１１
７１のようなチップでインパーク接続された素子を形成
しておくのは、配線領域３のうち特に第３図に′＄＋線
で示した周辺領域とした方が有効となる５ｒ絆性が大き
い。
また本発明は、Ｓ ＯＳ ｉ、９造のＣＭ ＯＳゲート
アレイに限らｒ、Ｓｉ基（Ｖを用いたＩ〕チャネルＭＯ
３あるいはＮチャネルＭ Ｑ ３によるゲートアレイそ
の仙の論理集積回路にも同様に適用できる。
アレイに限らｒ、Ｓｉ基（Ｖを用いたＩ〕チャネルＭＯ
３あるいはＮチャネルＭ Ｑ ３によるゲートアレイそ
の仙の論理集積回路にも同様に適用できる。
第１図は本発明の一実施例のチップ構成を示す図、第２
図はそび配線領域におけるＣＭＯＳインバータ素子を示
す図、第３図は他の実施例のチップ構成を示す図である
。 ’１＋’２＋・・、ｉｎ・・・素子領域、２・・・入出
力部、 ３・・配線領域、 ４・・・ＣＭ ＯＳインノ
く一夕。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図
図はそび配線領域におけるＣＭＯＳインバータ素子を示
す図、第３図は他の実施例のチップ構成を示す図である
。 ’１＋’２＋・・、ｉｎ・・・素子領域、２・・・入出
力部、 ３・・配線領域、 ４・・・ＣＭ ＯＳインノ
く一夕。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図
Claims (1)
- （１）半導体基板に複数個の素子を配列して集積形成し
た素子領域と素子間の配線に使用される配線領域を設け
、配線パターンの設計により所望の論理機能を実現する
ようにしたマスタースライス半導体装置において、前記
配線領域にインバータ接続された素子を集積形成してな
ることを特徴さするマスタースライス半導体装置。 （２ン 前記インバータ接続された素子は、相互接続
される素子領域の素子間に適宜バッファ回路として挿入
接続される特許請求の範囲第１更記載のマスタースライ
ス半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17708182A JPS5966145A (ja) | 1982-10-08 | 1982-10-08 | マスタ−スライス半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17708182A JPS5966145A (ja) | 1982-10-08 | 1982-10-08 | マスタ−スライス半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5966145A true JPS5966145A (ja) | 1984-04-14 |
Family
ID=16024788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17708182A Pending JPS5966145A (ja) | 1982-10-08 | 1982-10-08 | マスタ−スライス半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5966145A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4689654A (en) * | 1985-04-19 | 1987-08-25 | Nixdorf Computer Ag | Logic array chip |
| EP0278463A2 (en) * | 1987-02-09 | 1988-08-17 | Fujitsu Limited | Gate array having transistor buried in interconnection region |
-
1982
- 1982-10-08 JP JP17708182A patent/JPS5966145A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4689654A (en) * | 1985-04-19 | 1987-08-25 | Nixdorf Computer Ag | Logic array chip |
| EP0278463A2 (en) * | 1987-02-09 | 1988-08-17 | Fujitsu Limited | Gate array having transistor buried in interconnection region |
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