JPS61219164A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS61219164A JPS61219164A JP60059962A JP5996285A JPS61219164A JP S61219164 A JPS61219164 A JP S61219164A JP 60059962 A JP60059962 A JP 60059962A JP 5996285 A JP5996285 A JP 5996285A JP S61219164 A JPS61219164 A JP S61219164A
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- JP
- Japan
- Prior art keywords
- wiring
- gate
- power supply
- type
- mos transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000758 substrate Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
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- 238000000034 method Methods 0.000 abstract description 4
- 229910052782 aluminium Inorganic materials 0.000 abstract description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は相補形ＭＯＳ）ランジスタを用いた半導体集積
回路に関する。
回路に関する。
（従来の技術）
従来、相補形ＭＯＳ）ランジスタにおいて電源線及び信
号線はＰチャネル形ＭＯＳ）ランジスタ集合領域帯及び
Ｎチャネル形ＭＯＳ）ランジスタ集合領域帯に対し平行
に作られていた。さらに、信号Ｓは第３図に示す様に、
素子領域外に配線領域を作り、順次必要な信号配線を素
子領域内に取込む方式をとっていた。
号線はＰチャネル形ＭＯＳ）ランジスタ集合領域帯及び
Ｎチャネル形ＭＯＳ）ランジスタ集合領域帯に対し平行
に作られていた。さらに、信号Ｓは第３図に示す様に、
素子領域外に配線領域を作り、順次必要な信号配線を素
子領域内に取込む方式をとっていた。
（発明が解決しようとする問題点）
上記方式では、配線面積が増大する欠点と、信号配線が
電源線を横断して素子領域に取込む必要があるので、信
号配ｓ！！を電源線横断時に金属配線から抵抗の高いポ
リシリコン配線等に切り換えねばならず、それにより信
号伝播が遅延する欠点があった。
電源線を横断して素子領域に取込む必要があるので、信
号配ｓ！！を電源線横断時に金属配線から抵抗の高いポ
リシリコン配線等に切り換えねばならず、それにより信
号伝播が遅延する欠点があった。
本発明の目的は上記欠点を除去し、配線面積を縮小し、
高速動作する半導体集積回路を提供することにある。
高速動作する半導体集積回路を提供することにある。
（問題点を解決するための手段）
本発明の半導体集積回路は、半導体基板に形成される一
導電形のＭＯＳ）ランジスタの集合領域帯と、該集合領
域帯に平行に形成される反対導電形のＭｏ８）ランジス
タの集合領域と、前記一導電形及び反対導電型のＭＯＳ
トランジスタの各集合領域に対し配線方向及び処理信号
伝播方向が直交するよりに設けられた電源線及び信号線
とを含んで構成される。
導電形のＭＯＳ）ランジスタの集合領域帯と、該集合領
域帯に平行に形成される反対導電形のＭｏ８）ランジス
タの集合領域と、前記一導電形及び反対導電型のＭＯＳ
トランジスタの各集合領域に対し配線方向及び処理信号
伝播方向が直交するよりに設けられた電源線及び信号線
とを含んで構成される。
（実施例）
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の−’ｊｉ！施例のレイアウト図である
。
。
この実施例は、半導体基板に形成されるＮ形のＭＯＳト
ランジスタの集合領域帯ｌと、この集合領域帯ｌに平行
に形成されるＰ形のＭｏ８）ランジスタの集合領域２と
、Ｎ形及びＰ形のＭｏ８）ランジスタの各集合領域１．
２に対し配線方向及び処理信号伝播方向Ｆが直交するよ
うに設けられり電源ａ Ｖｔ ｒ Ｖｚ 及ヒ（Ｆｔ
号ｆｆ１Ａ Ｓ１ｍ ８２ｍ ８１＃ ８４ トを含ん
で構成される。
ランジスタの集合領域帯ｌと、この集合領域帯ｌに平行
に形成されるＰ形のＭｏ８）ランジスタの集合領域２と
、Ｎ形及びＰ形のＭｏ８）ランジスタの各集合領域１．
２に対し配線方向及び処理信号伝播方向Ｆが直交するよ
うに設けられり電源ａ Ｖｔ ｒ Ｖｚ 及ヒ（Ｆｔ
号ｆｆ１Ａ Ｓ１ｍ ８２ｍ ８１＃ ８４ トを含ん
で構成される。
第２図は第１図に示す実施例の詳細レイアウト図である
。
。
第２図に示すように、Ｎ形及びＰ形ＭＯＳトランジスタ
集合領域帯１，２のそれぞれに拡散層３が形成され、ゲ
ート絶縁膜を介してポリクリコンのゲート４が形成され
る。更に、ゲート４を絶縁膜で覆い、拡散層３．ゲート
４にそれぞれ窓あけシアルミニウム配線５を設けること
にょシコンタクト６を形成する。
集合領域帯１，２のそれぞれに拡散層３が形成され、ゲ
ート絶縁膜を介してポリクリコンのゲート４が形成され
る。更に、ゲート４を絶縁膜で覆い、拡散層３．ゲート
４にそれぞれ窓あけシアルミニウム配線５を設けること
にょシコンタクト６を形成する。
第１図に示したのと同様に、電源線”ｌｅ ｖ、及び信
号線Ｓｌ〜Ｓ ａ ｔｒｉ Ｎ形及びＰ形のＭｏＳトラ
ンジスタ集合領域帯１，２に直交している。
号線Ｓｌ〜Ｓ ａ ｔｒｉ Ｎ形及びＰ形のＭｏＳトラ
ンジスタ集合領域帯１，２に直交している。
上記設計方式によると、電源線ｖ１ｍ ｖ、を横断する
ことなく信号ｍＳｔ〜Ｓ４のＭＯ５Ｉ−ランジスタへの
取シ入れが可能な九め、ポリシリコン等の別の配線に切
換えることなしに（っまシアルミニウムで）配線ができ
、配線面積の縮小が図れ、ポリシリコン等のような高抵
抗を用いないので信号の伝播遅延がなくなり、高速動作
する半導体集積回路が得られる。
ことなく信号ｍＳｔ〜Ｓ４のＭＯ５Ｉ−ランジスタへの
取シ入れが可能な九め、ポリシリコン等の別の配線に切
換えることなしに（っまシアルミニウムで）配線ができ
、配線面積の縮小が図れ、ポリシリコン等のような高抵
抗を用いないので信号の伝播遅延がなくなり、高速動作
する半導体集積回路が得られる。
（発明の効果）
以上説明し友ように１本発明によれば、配線面積を縮小
でき、かつ高速動作をする半導体集積回路が得られる。
でき、かつ高速動作をする半導体集積回路が得られる。
第１図は本発明の一実施例のレイアウト図、第２図は第
１図に示す実施例の詳細レイアウト図、第３図は従来の
半導体集積回路の一例のレイアウト図である。 ｌ・・・・・・Ｎ形ＭＯＳトツンジスタ集合領域帯、２
・・・・・・Ｐ形ＭＯＳ）ランジスタ集合帯、３・・・
・・・拡散層、４・・・・・・ゲート、５・・・・・・
アルミニウム配Ｒ１６・・・・・・コンタクト、Ｆ・・
・・・・信号処理の流れ方向、Ｓｌ。 Ｓ２＋ ８３．ｓ４・・・・・・信号線、Ｖｉｅ ｖ２
・・・・・・電源線。 ＼−−゛ 悉ｌ 図 第３芭
１図に示す実施例の詳細レイアウト図、第３図は従来の
半導体集積回路の一例のレイアウト図である。 ｌ・・・・・・Ｎ形ＭＯＳトツンジスタ集合領域帯、２
・・・・・・Ｐ形ＭＯＳ）ランジスタ集合帯、３・・・
・・・拡散層、４・・・・・・ゲート、５・・・・・・
アルミニウム配Ｒ１６・・・・・・コンタクト、Ｆ・・
・・・・信号処理の流れ方向、Ｓｌ。 Ｓ２＋ ８３．ｓ４・・・・・・信号線、Ｖｉｅ ｖ２
・・・・・・電源線。 ＼−−゛ 悉ｌ 図 第３芭
Claims (1)
- 半導体基板に形成される一導電形のＭＯＳトランジスタ
の集合領域帯と、該集合領域帯に平行に形成される反対
導電形のＭＯＳトランジスタの集合領域と、前記一導電
形及び反対導電形のＭＯＳトランジスタの各集合領域に
対し配線方向及び処理信号伝播方向が直交するように設
けられた電源線及び信号線とを含むことを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60059962A JPS61219164A (ja) | 1985-03-25 | 1985-03-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60059962A JPS61219164A (ja) | 1985-03-25 | 1985-03-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61219164A true JPS61219164A (ja) | 1986-09-29 |
Family
ID=13128295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60059962A Pending JPS61219164A (ja) | 1985-03-25 | 1985-03-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61219164A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198652A (en) * | 1981-06-01 | 1982-12-06 | Fujitsu Ltd | Integrated circuit device |
| JPS58107649A (ja) * | 1981-12-21 | 1983-06-27 | Nec Corp | 半導体集積回路装置 |
| JPS5963754A (ja) * | 1982-10-04 | 1984-04-11 | Toshiba Corp | 半導体装置 |
-
1985
- 1985-03-25 JP JP60059962A patent/JPS61219164A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198652A (en) * | 1981-06-01 | 1982-12-06 | Fujitsu Ltd | Integrated circuit device |
| JPS58107649A (ja) * | 1981-12-21 | 1983-06-27 | Nec Corp | 半導体集積回路装置 |
| JPS5963754A (ja) * | 1982-10-04 | 1984-04-11 | Toshiba Corp | 半導体装置 |
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