JPS61219164A - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPS61219164A
JPS61219164A JP60059962A JP5996285A JPS61219164A JP S61219164 A JPS61219164 A JP S61219164A JP 60059962 A JP60059962 A JP 60059962A JP 5996285 A JP5996285 A JP 5996285A JP S61219164 A JPS61219164 A JP S61219164A
Authority
JP
Japan
Prior art keywords
wiring
gate
power supply
type
mos transistors
Prior art date
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Pending
Application number
JP60059962A
Other languages
English (en)
Inventor
Fumiaki Tsukuda
佃 文明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS61219164A publication Critical patent/JPS61219164A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118Masterslice integrated circuits
    • H01L27/11803Masterslice integrated circuits using field effect technology
    • H01L27/11807CMOS gate arrays

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は相補形MOS)ランジスタを用いた半導体集積
回路に関する。
(従来の技術) 従来、相補形MOS)ランジスタにおいて電源線及び信
号線はPチャネル形MOS)ランジスタ集合領域帯及び
Nチャネル形MOS)ランジスタ集合領域帯に対し平行
に作られていた。さらに、信号Sは第3図に示す様に、
素子領域外に配線領域を作り、順次必要な信号配線を素
子領域内に取込む方式をとっていた。
(発明が解決しようとする問題点) 上記方式では、配線面積が増大する欠点と、信号配線が
電源線を横断して素子領域に取込む必要があるので、信
号配s!!を電源線横断時に金属配線から抵抗の高いポ
リシリコン配線等に切り換えねばならず、それにより信
号伝播が遅延する欠点があった。
本発明の目的は上記欠点を除去し、配線面積を縮小し、
高速動作する半導体集積回路を提供することにある。
(問題点を解決するための手段) 本発明の半導体集積回路は、半導体基板に形成される一
導電形のMOS)ランジスタの集合領域帯と、該集合領
域帯に平行に形成される反対導電形のMo8)ランジス
タの集合領域と、前記一導電形及び反対導電型のMOS
トランジスタの各集合領域に対し配線方向及び処理信号
伝播方向が直交するよりに設けられた電源線及び信号線
とを含んで構成される。
(実施例) 次に、本発明の実施例について図面を用いて説明する。
第1図は本発明の−’ji!施例のレイアウト図である
この実施例は、半導体基板に形成されるN形のMOSト
ランジスタの集合領域帯lと、この集合領域帯lに平行
に形成されるP形のMo8)ランジスタの集合領域2と
、N形及びP形のMo8)ランジスタの各集合領域1.
2に対し配線方向及び処理信号伝播方向Fが直交するよ
うに設けられり電源a Vt r Vz 及ヒ(Ft 
号ff1A S1m 82m 81# 84 トを含ん
で構成される。
第2図は第1図に示す実施例の詳細レイアウト図である
第2図に示すように、N形及びP形MOSトランジスタ
集合領域帯1,2のそれぞれに拡散層3が形成され、ゲ
ート絶縁膜を介してポリクリコンのゲート4が形成され
る。更に、ゲート4を絶縁膜で覆い、拡散層3.ゲート
4にそれぞれ窓あけシアルミニウム配線5を設けること
にょシコンタクト6を形成する。
第1図に示したのと同様に、電源線”le v、及び信
号線Sl〜S a tri N形及びP形のMoSトラ
ンジスタ集合領域帯1,2に直交している。
上記設計方式によると、電源線v1m v、を横断する
ことなく信号mSt〜S4のMO5I−ランジスタへの
取シ入れが可能な九め、ポリシリコン等の別の配線に切
換えることなしに(っまシアルミニウムで)配線ができ
、配線面積の縮小が図れ、ポリシリコン等のような高抵
抗を用いないので信号の伝播遅延がなくなり、高速動作
する半導体集積回路が得られる。
(発明の効果) 以上説明し友ように1本発明によれば、配線面積を縮小
でき、かつ高速動作をする半導体集積回路が得られる。
【図面の簡単な説明】
第1図は本発明の一実施例のレイアウト図、第2図は第
1図に示す実施例の詳細レイアウト図、第3図は従来の
半導体集積回路の一例のレイアウト図である。 l・・・・・・N形MOSトツンジスタ集合領域帯、2
・・・・・・P形MOS)ランジスタ集合帯、3・・・
・・・拡散層、4・・・・・・ゲート、5・・・・・・
アルミニウム配R16・・・・・・コンタクト、F・・
・・・・信号処理の流れ方向、Sl。 S2+ 83.s4・・・・・・信号線、Vie v2
・・・・・・電源線。 \−−゛ 悉l 図 第3芭

Claims (1)

    【特許請求の範囲】
  1. 半導体基板に形成される一導電形のMOSトランジスタ
    の集合領域帯と、該集合領域帯に平行に形成される反対
    導電形のMOSトランジスタの集合領域と、前記一導電
    形及び反対導電形のMOSトランジスタの各集合領域に
    対し配線方向及び処理信号伝播方向が直交するように設
    けられた電源線及び信号線とを含むことを特徴とする半
    導体集積回路。
JP60059962A 1985-03-25 1985-03-25 半導体集積回路 Pending JPS61219164A (ja)

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57198652A (en) * 1981-06-01 1982-12-06 Fujitsu Ltd Integrated circuit device
JPS58107649A (ja) * 1981-12-21 1983-06-27 Nec Corp 半導体集積回路装置
JPS5963754A (ja) * 1982-10-04 1984-04-11 Toshiba Corp 半導体装置

Patent Citations (3)

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