JPS60253262A - Ｍｏｓ集積回路装置 - Google Patents
Ｍｏｓ集積回路装置Info
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- JPS60253262A JPS60253262A JP59109196A JP10919684A JPS60253262A JP S60253262 A JPS60253262 A JP S60253262A JP 59109196 A JP59109196 A JP 59109196A JP 10919684 A JP10919684 A JP 10919684A JP S60253262 A JPS60253262 A JP S60253262A
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- 239000004065 semiconductor Substances 0.000 claims 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
（発明の技術分野）
本発明はＭＯＳトランジスタを用いた集積回路、特にラ
ッチアップ現象に対する耐性が要求される０ＭＯ８構造
の集積回路に適したトランジスタ構造に関する。
ッチアップ現象に対する耐性が要求される０ＭＯ８構造
の集積回路に適したトランジスタ構造に関する。
（発明の背景）
近年のＭＯ８デバイスの微細加工技術の進展に伴い、Ｍ
Ｏ８集積回路の微細化、大規模化が進んでいる。特に、
０ＭＯ８構造の集積回路は低消費電力、高速というすぐ
れた特徴をもち、大規模集 ′積回路に適する回路構成
とされているが、同一基板内にＰチャネルトランジスタ
とＮチャネルトランジスタを集積するため、０ＭＯ８構
造特有のラッチアップによ多素子が破壊する問題があシ
、ＰチャネルトランジスタとＮチャネルトランジスタを
有効に分離することが重要な諌題である。
Ｏ８集積回路の微細化、大規模化が進んでいる。特に、
０ＭＯ８構造の集積回路は低消費電力、高速というすぐ
れた特徴をもち、大規模集 ′積回路に適する回路構成
とされているが、同一基板内にＰチャネルトランジスタ
とＮチャネルトランジスタを集積するため、０ＭＯ８構
造特有のラッチアップによ多素子が破壊する問題があシ
、ＰチャネルトランジスタとＮチャネルトランジスタを
有効に分離することが重要な諌題である。
このような分離手法の一つとして、ソース領域の近傍に
基板と同じ導電型したがってソース領域と逆の導電型を
もつ不純物領域を形成し、ソース領域と電気的に接続し
てソース領域の電位を基板電位と同電位に固定する方法
が知られている。しかしながら、この方法は一般に大き
な面積を要し、そのため集積度を向上させる上で障害と
なる場合が多かった。
基板と同じ導電型したがってソース領域と逆の導電型を
もつ不純物領域を形成し、ソース領域と電気的に接続し
てソース領域の電位を基板電位と同電位に固定する方法
が知られている。しかしながら、この方法は一般に大き
な面積を要し、そのため集積度を向上させる上で障害と
なる場合が多かった。
（発明の目的）
本発明の目的は、大きな面積を必要とせず、しかもラッ
チアップ現象を防止しうるＭＯＳ）ランジスタ構造を得
ることである。また、このようなＭＯＳトランジスタを
用いてラッチアップ耐量が強化された信頼性の高く安価
な集積回路を提供することにある。
チアップ現象を防止しうるＭＯＳ）ランジスタ構造を得
ることである。また、このようなＭＯＳトランジスタを
用いてラッチアップ耐量が強化された信頼性の高く安価
な集積回路を提供することにある。
（発明の構成）
本発明によれば、ソース領賦内に基板と同じ導電型の拡
散領域を形成するに当り、微細加工が容易で、しかもゲ
ート領域との目合せ余裕をとる必要のない多結晶シリコ
ンを用いることによシ、小さな面積でラッチアップ耐量
が強化されたＭＯＳトランジスタを倉む集積回路を得る
。
散領域を形成するに当り、微細加工が容易で、しかもゲ
ート領域との目合せ余裕をとる必要のない多結晶シリコ
ンを用いることによシ、小さな面積でラッチアップ耐量
が強化されたＭＯＳトランジスタを倉む集積回路を得る
。
以下、図面を参照して従来技術と共に本発明の実施例に
ついてより詳細に説明する。
ついてより詳細に説明する。
（従来技術）
第１図は従来のＰチャネルトランジスタの平面図で、第
２図は第１図のｘ−ｘ’に沿った断面図である。図にお
いて、１はＰ十薬ンース拡散領域、２はビ型ドレイン拡
散領域、３はソース拡散領域内に含まれるＮ十型拡散領
域、４はＮ十型多結晶シリコンゲート電極、５は金属電
極、６はＮ型シリコン基板である。
２図は第１図のｘ−ｘ’に沿った断面図である。図にお
いて、１はＰ十薬ンース拡散領域、２はビ型ドレイン拡
散領域、３はソース拡散領域内に含まれるＮ十型拡散領
域、４はＮ十型多結晶シリコンゲート電極、５は金属電
極、６はＮ型シリコン基板である。
このようなトランジスタ構造では、ソース領域内にＰ十
又はＮ 領ｆｌｆｔ！３を形成する際に、不純物を選択
的に導入するだめのマスクを目合せするため目合せ余裕
が必要で、ソース領域が大面積とならざるをえない。
又はＮ 領ｆｌｆｔ！３を形成する際に、不純物を選択
的に導入するだめのマスクを目合せするため目合せ余裕
が必要で、ソース領域が大面積とならざるをえない。
（実施例）
第３図は本発明による実施例を示すトランジスタの平面
図であシ、第４図はｘ−ｘ’に沿った断面図、第５図は
Ｙ−Ｙ／に沿った断面図である。
図であシ、第４図はｘ−ｘ’に沿った断面図、第５図は
Ｙ−Ｙ／に沿った断面図である。
Ｎ十型拡散領賦１３は、Ｎ十型多結晶シリコン領威１７
の下部に形成され、Ｐ＋型ソース領域１１に包囲される
構造である。このような構造は Ｎ＋型型詰結晶シリコ
ン１フ内不純物を拡散させる通常の工程で容易に実現で
きる。
の下部に形成され、Ｐ＋型ソース領域１１に包囲される
構造である。このような構造は Ｎ＋型型詰結晶シリコ
ン１フ内不純物を拡散させる通常の工程で容易に実現で
きる。
ここで重要な点はＮ十型拡散領１ｇ１３の形成に用いる
Ｎ十型多結晶シリコン領威１７が、Ｎ十型多結晶シリコ
ンゲート領戟１４と同時に形成され、Ｐ十型拡散層１１
を形成する際のマスクとなる点である。したがって、Ｎ
十型拡散領域１３及びＰ十型拡散領域１１の寸法は目合
せ余裕を考慮せずに正確に設計することが可能で、ソー
ス領１ｉｉ１！１１を小さくすることができる。
Ｎ十型多結晶シリコン領威１７が、Ｎ十型多結晶シリコ
ンゲート領戟１４と同時に形成され、Ｐ十型拡散層１１
を形成する際のマスクとなる点である。したがって、Ｎ
十型拡散領域１３及びＰ十型拡散領域１１の寸法は目合
せ余裕を考慮せずに正確に設計することが可能で、ソー
ス領１ｉｉ１！１１を小さくすることができる。
以上説明したように、本発明によるトランジスタ構造を
用いれば、小さい面積でラッチアップ耐量が強化された
集積回路を構成でき、したがって安価で信頼性の高い大
規模集積回路を提供できる。
用いれば、小さい面積でラッチアップ耐量が強化された
集積回路を構成でき、したがって安価で信頼性の高い大
規模集積回路を提供できる。
なお、上記の説明においてはＮ型シリコン基板上に形成
されたＰチャネルトランジスタの例を用いたが、Ｐ型基
板上およびＮ型シリコン基板上にＰウェルを弁して形成
されたＮ型トランジスタの場合も全く同様の効果がある
。
されたＰチャネルトランジスタの例を用いたが、Ｐ型基
板上およびＮ型シリコン基板上にＰウェルを弁して形成
されたＮ型トランジスタの場合も全く同様の効果がある
。
第１図は従来のＭＯＳトランジスタの平面図、第２図は
第１図のｘ−ｘ’に沿った断面図である。 第３図は本発明の一実施例に係るＭＯＳ）ランジスタの
平面図、第４図は第３図のｘ−ｘ’に沿った断面図、第
５図は第３図のＹ−Ｙ／に沿った断５− 面図である。 １．１１・・・・・・Ｐ＋型ソース拡散領威、２．１２
・・・・・・Ｐ＋型ドレイン拡散領域、３．１３・・・
・・・ソース拡散領域内に含まれるＮ十型拡散領域、４
゜１４・・・・・・Ｎ十型多結晶シリコン電極、５．１
５・・“・・・金属電極、６．１６・・・・・・Ｎ型シ
リコン基板、１７・・・・・・Ｎ十型多結晶シリコン領
域。 ６一 第／ 図 躬Ｚ図 Ｙ′ め３図 筋４ 図 １３１／ ／Ｓ ／Ｚ 二↓岐７ ３０５− 第６図
第１図のｘ−ｘ’に沿った断面図である。 第３図は本発明の一実施例に係るＭＯＳ）ランジスタの
平面図、第４図は第３図のｘ−ｘ’に沿った断面図、第
５図は第３図のＹ−Ｙ／に沿った断５− 面図である。 １．１１・・・・・・Ｐ＋型ソース拡散領威、２．１２
・・・・・・Ｐ＋型ドレイン拡散領域、３．１３・・・
・・・ソース拡散領域内に含まれるＮ十型拡散領域、４
゜１４・・・・・・Ｎ十型多結晶シリコン電極、５．１
５・・“・・・金属電極、６．１６・・・・・・Ｎ型シ
リコン基板、１７・・・・・・Ｎ十型多結晶シリコン領
域。 ６一 第／ 図 躬Ｚ図 Ｙ′ め３図 筋４ 図 １３１／ ／Ｓ ／Ｚ 二↓岐７ ３０５− 第６図
Claims (1)
- ＭＯＳトランジスタの一方の領域がこれとは逆の導電型
の多結晶シリコン領域を平面的に内包し、上記多結晶シ
リコンの下部にこれと同じ導電型の半導体領域が形成さ
れ、前記一方の領域と上記多結晶シリコン領域とが電気
的に接続されてなることを特徴とするＭＯ８集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109196A JPS60253262A (ja) | 1984-05-29 | 1984-05-29 | Ｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109196A JPS60253262A (ja) | 1984-05-29 | 1984-05-29 | Ｍｏｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60253262A true JPS60253262A (ja) | 1985-12-13 |
Family
ID=14504054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59109196A Pending JPS60253262A (ja) | 1984-05-29 | 1984-05-29 | Ｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60253262A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477157A (en) * | 1987-09-18 | 1989-03-23 | Texas Instruments Japan | Insulated-gate field-effect semiconductor device |
-
1984
- 1984-05-29 JP JP59109196A patent/JPS60253262A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477157A (en) * | 1987-09-18 | 1989-03-23 | Texas Instruments Japan | Insulated-gate field-effect semiconductor device |
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