KR930024182A - "상보형 금속 산화물 반도체(cmos)"또는 바이폴라/cmos공정을 사용하여 n-채널 및 p-채널 접합 전계 효과 트랜지스터 및 cmos 트랜지스터를 제조하는 방법 - Google Patents

"상보형 금속 산화물 반도체(cmos)"또는 바이폴라/cmos공정을 사용하여 n-채널 및 p-채널 접합 전계 효과 트랜지스터 및 cmos 트랜지스터를 제조하는 방법 Download PDF

Info

Publication number
KR930024182A
KR930024182A KR1019930007803A KR930007803A KR930024182A KR 930024182 A KR930024182 A KR 930024182A KR 1019930007803 A KR1019930007803 A KR 1019930007803A KR 930007803 A KR930007803 A KR 930007803A KR 930024182 A KR930024182 A KR 930024182A
Authority
KR
South Korea
Prior art keywords
channel
cmos
oxide semiconductor
metal oxide
region
Prior art date
Application number
KR1019930007803A
Other languages
English (en)
Other versions
KR100303725B1 (ko
Inventor
비. 머릴 리챠드
알. 파렌코프 도그
Original Assignee
존 엠. 클락 3세
내쇼날 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 존 엠. 클락 3세, 내쇼날 세미컨덕터 코포레이션 filed Critical 존 엠. 클락 3세
Publication of KR930024182A publication Critical patent/KR930024182A/ko
Application granted granted Critical
Publication of KR100303725B1 publication Critical patent/KR100303725B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 동시에 상보형 금속 산화물 반도체(CMOS) 트랜지스터를 제조하는 수정된 CMOS 공정이나, 동시에 바이폴라 트랜지스터 및 상보형 금속 산화물 반도체 트랜지스터를 제조하는 수정된 BiCMOS 공정을 사용하여 N-채널 및 P-채널 접합 전계 효과 트랜지스터를 제조하는 방법에 관한 것이다. 기본 CMOS 공정을 사용하여 접합 전계 효과 트랜지스터를 제조하는 방법은 마스크 변경 및 부가적인 마스크, 에칭, 및 주입단계를 필요로 한다. BiCMOS 공정을 사용하여 접합 전계 효과 트랜지스터를 제조하는 방법은 단지 마스크 변경만을 필요로 한다.

Description

“상보형 금속 산화물 반도체(CMOS)”또는 바이폴라/CMOS 공정을 사용하여 N-채널 및 P-채널 접합 전계 효과 트랜지스터 및 CMOS 트랜지스터를 제조하는 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A도는 전형적인 기본 CMOS 공정의 단계를 보여주는 플로우 챠트, 제1B도는 N-채널 JFET를 제조하도록 수정된 CMOS 공정의 단계를 보여주는 플로우 챠트, 제1C도는 P-채널 JFET를 제조하도록 수정된 CMOS 공정의 단계를 보여주는 플로우 챠트, 제2도는 제1A도의 기본 CMOS 공정에 의해 제조된, N-채널 MOS 트랜지스터 및 P-채널 MOS 트랜지스터를 포함하는 집적 회로 디바이스 구조에 대한 단면도, 제3도는 제1B도의 수정된 CMOS 공정에 의해 제조된, N-채널 MOS 트랜지스터, P-채널 MOS 트랜지스터, 및 N-채널 JFET를 포함하는 집적 회로 디바이스 구조에 대한 단면도.

Claims (1)

  1. (a) 제1도전 형태를 지니며, (ⅰ) 일부가 제2금속 산화물 반도체 트랜지스터(3)를 형성하는 제1부분, 및 (ⅱ) 상기 제1도전 형태와 정반대인 제2도전 형태의 MOS 채널 웰 영역(13)으로서, 제1금속 산화물 반도체 트랜지스터(1)의 채널 영역을 형성하는 MOS 채널 웰 영역(13)을 포함하는 제2부분을 포함하는 반도체 재료 기판(2)을 제공하는 단계, (b) 상기 제2금속 산화물 반도체 트랜지스터의 소오스 및 드레인을 형성하도록 상기 기판의 제1부분내의 제1선택 영역(31,33)내로 불순물을 도입시키고, 접합 전계 효과 트랜지스터(5)의 소오스 및 드레인을 각각 형성하도록 상기 기판의 제1부분내의 제2선택 영역 상기 제3선택 영역(37)내로 상기 불순물을 도입시킴으로써 상기 제1선택 영역, 상기 제2선택 영역, 및 상기 제3선택 영역이 제2도전 형태로 되는 단계, (c) 상기 접합 전계 효과 트랜지스터의 채널 영역을 형성하도록 상기 제3선택 영역과 실질적으로 접해있는 제4선택 영역(19)내로 불순물을 도입시킴으로써 상기 제4선택 영역이 제2도전 형태로 되는 단계, 및 (d) 상기 제1금속 산화물 반도체 트랜지스터의 소오스 및 드레인을 형성하도록 상기 MOS 채널 웰 영역에 내재하는 제5선택 영역(39,41)내로 불순물을 도입시키고, 상기 접합 전계 효과 트랜지스터의 게이트를 형성하도록 상기 제2선택 영역 및 상기 제3선택 영역 사이의 제6선택 영역(43) 내로 상기 불순물을 도입시킴으로써 상기 제5선택 영역 및 상기 제6선택 영역이 제1도전 형태로 되는 단계를 포함하며, 접합 전계 효과 트랜지스터 요소를 제조함과 동시에 제1금속 산화물 반도체 트랜지스터 및 상기 제1금속 산화물 반도체와 정반대인 채널 도전 형태를 갖는 제2금속 산화물 반도체 트랜지스터의 요소를 제조하되, 상기 트랜지스터 각각은 소오스, 드레인, 게이트 및 채널 영역을 갖는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930007803A 1992-05-08 1993-05-07 상보형금속산화물반도체"또는바이폴라/cmos공정을사용하여n-채널및p-채널접합전계효과트랜지스터및cmos트랜지스터를제조하는방법 KR100303725B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/880,677 US5296409A (en) 1992-05-08 1992-05-08 Method of making n-channel and p-channel junction field-effect transistors and CMOS transistors using a CMOS or bipolar/CMOS process
US92-880,677 1992-05-08

Publications (2)

Publication Number Publication Date
KR930024182A true KR930024182A (ko) 1993-12-22
KR100303725B1 KR100303725B1 (ko) 2001-11-22

Family

ID=25376829

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930007803A KR100303725B1 (ko) 1992-05-08 1993-05-07 상보형금속산화물반도체"또는바이폴라/cmos공정을사용하여n-채널및p-채널접합전계효과트랜지스터및cmos트랜지스터를제조하는방법

Country Status (5)

Country Link
US (1) US5296409A (ko)
EP (1) EP0569204B1 (ko)
JP (1) JP3370729B2 (ko)
KR (1) KR100303725B1 (ko)
DE (1) DE69321157T2 (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08507177A (ja) * 1993-02-25 1996-07-30 ナショナル・セミコンダクター・コーポレイション Ｊｆｅｔを備えたｃｍｏｓデバイスの製造プロセス
US5356822A (en) * 1994-01-21 1994-10-18 Alliedsignal Inc. Method for making all complementary BiCDMOS devices
US5618688A (en) * 1994-02-22 1997-04-08 Motorola, Inc. Method of forming a monolithic semiconductor integrated circuit having an N-channel JFET
DE19523536A1 (de) * 1994-07-12 1996-01-18 Siemens Ag Verfahren zur Herstellung von MOS-Transistoren und Bipolartransistoren auf einer Halbleiterscheibe
US5652153A (en) * 1994-07-22 1997-07-29 Harris Corporation Method of making JFET structures for semiconductor devices with complementary bipolar transistors
US5670393A (en) * 1995-07-12 1997-09-23 Lsi Logic Corporation Method of making combined metal oxide semiconductor and junction field effect transistor device
US5543643A (en) * 1995-07-13 1996-08-06 Lsi Logic Corporation Combined JFET and MOS transistor device, circuit
US5753956A (en) * 1996-01-11 1998-05-19 Micron Technology, Inc. Semiconductor processing methods of forming complementary metal oxide semiconductor memory and other circuitry, and memory and other circuitry
US6096610A (en) * 1996-03-29 2000-08-01 Intel Corporation Transistor suitable for high voltage circuit
US6057184A (en) * 1997-03-21 2000-05-02 International Business Machines Corporation Semiconductor device fabrication method using connecting implants
EP0907208B1 (en) * 1997-10-02 2002-12-18 Istituto Trentino Di Cultura Process of producing a JFET device
FR2776832B1 (fr) * 1998-03-31 2000-06-16 Sgs Thomson Microelectronics Procede de fabrication de transistors jfet
US6849491B2 (en) * 2001-09-28 2005-02-01 Dalsa Semiconductor Inc. Method of making high-voltage bipolar/CMOS/DMOS (BCD) devices
US6861303B2 (en) * 2003-05-09 2005-03-01 Texas Instruments Incorporated JFET structure for integrated circuit and fabrication method
US7569873B2 (en) * 2005-10-28 2009-08-04 Dsm Solutions, Inc. Integrated circuit using complementary junction field effect transistor and MOS transistor in silicon and silicon alloys
US7670888B2 (en) * 2007-04-11 2010-03-02 Texas Instruments Incorporated Low noise JFET
US8927357B2 (en) 2011-11-11 2015-01-06 International Business Machines Corporation Junction field-effect transistor with raised source and drain regions formed by selective epitaxy
US9035363B2 (en) 2012-02-21 2015-05-19 Robert Newton Rountree JFET ESD protection circuit for low voltage applications
US8866200B2 (en) * 2012-02-21 2014-10-21 Robert Newton Rountree JFET ESD protection circuit for low voltage applications
FR3048288B1 (fr) * 2016-02-25 2018-03-23 Stmicroelectronics (Crolles 2) Sas Detecteur electronique integre de variations de potentiel a haute sensibilite

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2753704C2 (de) * 1977-12-02 1986-11-06 Bernd Prof. Dr. rer.nat 5841 Holzen Höfflinger Verfahren zum gleichzeitigen Herstellen von mittels Feldoxid isolierten CMOS-Schaltungsanordnungen und Bipolartransistoren
US4325180A (en) * 1979-02-15 1982-04-20 Texas Instruments Incorporated Process for monolithic integration of logic, control, and high voltage interface circuitry
US4403395A (en) * 1979-02-15 1983-09-13 Texas Instruments Incorporated Monolithic integration of logic, control and high voltage interface circuitry
US4412238A (en) * 1980-05-27 1983-10-25 National Semiconductor Corporation Simplified BIFET structure
US4373253A (en) * 1981-04-13 1983-02-15 National Semiconductor Corporation Integrated CMOS process with JFET
JPS6064475A (ja) * 1983-09-19 1985-04-13 Fujitsu Ltd 電界効果半導体装置
JPS60258948A (ja) * 1984-06-05 1985-12-20 Clarion Co Ltd コンプリメンタリ−ジヤンクシヨン型ｆｅｔを含む集積回路
JPS6185855A (ja) * 1984-10-04 1986-05-01 Nec Corp 半導体集積回路
IT1201856B (it) * 1986-11-10 1989-02-02 Microelettronica Spa Integrazione monolitica di transistori vdmos di poternza isolati ad alta prestazione e di transistori mos a canale p per alta tensione assieme a transistori csmo, npn, pnp e diodi a bassa perdita
JPS63292666A (ja) * 1987-05-25 1988-11-29 Nec Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JPH0621352A (ja) 1994-01-28
DE69321157T2 (de) 1999-05-27
EP0569204B1 (en) 1998-09-23
JP3370729B2 (ja) 2003-01-27
DE69321157D1 (de) 1998-10-29
EP0569204A2 (en) 1993-11-10
US5296409A (en) 1994-03-22
EP0569204A3 (en) 1994-11-02
KR100303725B1 (ko) 2001-11-22

Similar Documents

Publication Publication Date Title
KR930024182A (ko) "상보형 금속 산화물 반도체(cmos)"또는 바이폴라/cmos공정을 사용하여 n-채널 및 p-채널 접합 전계 효과 트랜지스터 및 cmos 트랜지스터를 제조하는 방법
DE69728259D1 (de) Siliciumkarbid-cmos und herstellungsverfahren
KR860007746A (ko) 집적회로와 그 제조방법
KR970054363A (ko) 다이오드를 내장한 절연게이트 바이폴라 트랜지스터 및 그 제조방법
KR850006656A (ko) 반도체 집적회로장치의 제조방법
KR880011924A (ko) 반도체 집적회로장치 및 그 제조방법
KR930006737B1 (ko) 반도체장치
KR910019244A (ko) 자동배열 실리사이드 mos 공정에 적합한 정밀저항기 형성방법
KR840005927A (ko) 반도체 집적 회로 장치 및 그의 제조 방법
KR890005891A (ko) 반도체 집적회로 장치 및 그 제조방법
KR880010506A (ko) 접합형 전계효과트랜지스터 및 그 제조방법
KR900015311A (ko) 반도체장치 및 그 제조방법
KR890011116A (ko) 분리 능력이 증가된 mos 트랜지스터 및 이의 제조 방법
KR920008922A (ko) 일체형 바이 시모스 회로
KR910015063A (ko) 상보형 쌍극 트랜지스터
JPS6235667A (ja) 半導体装置の製造方法
KR100226798B1 (ko) 바이씨모스를 이용한 캐스캐이드 구조
KR910010734A (ko) 반도체 집적 회로 및 그 제조방법
JPS6237959A (ja) 半導体装置の製造方法
KR930001454A (ko) Cmos 인버터 및 그 제조방법
KR970054436A (ko) 모스 트랜지스터 및 그 제조방법
KR970052111A (ko) 다중 웰 구조를 가지는 반도체 장치 및 그 제조방법
KR890016687A (ko) 소오스 및 드레인 깊이 확장부를 가진 반도체 장치 및 그 제조방법
KR970024156A (ko) 셀영역과 주변회로 영역 사이의 단차 개선방법
KR850006653A (ko) 집적회로 장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120628

Year of fee payment: 12

EXPY Expiration of term