KR930001454A - Cmos 인버터 및 그 제조방법 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1a 도는 종래의 CMOS(Complementart Metel Oxide Semiconductor Inverter)의 구조도이며 제 1b 도는 그 회로도.
제 2 도는 본 발명에 따른 CMOS 인버터의 구조도.
제 3a-i 도는 본 발명의 1실시예에 따른 CMOS 인버터의 제조공정도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : p형 기판 2 : n형 웰
3, 4 : p+형 소오스 및 드레인 5, 6 : n+형 소오스 및 드레인
7 : PMOS 8 : NMOS
9 : 배리드콘택 10 : 산화막
11, 12, 14, 15, 16 : 포토레지스트 마스크 13 : 에피택셜층
17 : 게이트 산화막 18 : 게이트
19 : 산화막 20 : 메탈
Claims (5)
- 하나의 칩상에 PMOS와 NMOS가 형성된 CMOS 인버터에 있어서, 상기 PMOS의 드레인과 상기 NMOS의 드레인이 접합되고 그위에는 상기 드레인들이 연결되는 콘택이 형성되고 그 하부에는 절연막이 형성된 것을 특징으로 하는 CMOS 인버터.
- 제 1 항에 있어서, 상기 콘텍은 상기 드레인들 사이에 하나의 콘텍으로 되는 것을 특징으로 하는 CMOS 인버터.
- 제 1 도전형 기판의 소정부분에 제 2 도전형 웰을 형성시키고 각각의 형성될 드레인 영역의 상부에 제 1 산화막을 성장시키는 공정과, 전면에 에피택셜층을 성장시키고 상기 제 2 도 전형 웰상의 에피택셜층에 제 2 도전형 불순물을 이온주입하는 공정과, 제 1 도전형의 고농도 불순물의 드레인이 상기 제 1 산화막위에 형성되도록 상기 제 2 도전형의 웰의 소정부위에 제 1 도 전형 소오스 및 드레인을 형성시키는 공정과, 제 2 도전형의 고농도 불순물의 드레인이 상기 제 1 산화막위에 형성되도록 상기 제 1 도전형 기판의 소정부위에 제 2 도전형 소오스 및 드레인을 형성시키는 공정과, 상기 제 1 도전형 소오스 및 드레인 사이와 상기 제 2 도전형 소오스 및 드레인 사이에 게이트를 형성시키는 공정과, 전면에 제 2 산화막을 도포하고 소정부분에 콘택을 형성한후 배선을 실시하는 공정으로 이루어진 CMOS 인버터의 제조방법.
- 제 3 항에 있어서, 상기 제 2 도전형의 고농도 불순물의 드레인은 상기 제 1도 전형의 고농도 불순물의 드레인과 접합되도록 형성시킴을 특징으로 하는 CMOS 인버터의 제조방법.
- 제 3 항에 있어서, 상기 콘택 형성 공정중 상기 제 1 도전형의 고농도 불순물의 드레인과 상기 제 2 도전형의 고농도 불순물의 드레인의 연결을 위한 콘택은 하나의 콘택으로 이루어짐을 특징으로 하는 CMOS 인버터의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
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Publications (2)
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| KR930008020B1 KR930008020B1 (ko) | 1993-08-25 |
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ID=19315730
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| KR1019910009738A KR930008020B1 (ko) | 1991-06-13 | 1991-06-13 | Cmos 인버터 및 그 제조방법 |
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| KR (1) | KR930008020B1 (ko) |
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1991
- 1991-06-13 KR KR1019910009738A patent/KR930008020B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR930008020B1 (ko) | 1993-08-25 |
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