KR880010506A - 접합형 전계효과트랜지스터 및 그 제조방법 - Google Patents

접합형 전계효과트랜지스터 및 그 제조방법 Download PDF

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Abstract

내용 없음

Description

접합형 전계효과트랜지스터 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제7A-제7G도는 본 발명의 1실시형태에 따른 캐스코드 FET의 제조방법에 대해 설명하기 위한 단면도.
제8도는 본 발명의 제조방법에 있어서 동일로트사이와 다른 로트사이의 게이트. 소오스사이의 차단전압비의 제조오차를 나타낸 특성분포도.

Claims (19)

  1. 캐스코드접속된 2개의 접합형 전계효과트랜지스터를 갖추고 있는 접합형 전계효과트랜지스터에 있어서, 주표면상에 단차가 형성되어 낮은 단차부와 높은 단차부가 형성되어 있는 반도체기판(32)과, 이 반도체기판932)상에 설치된 채널영역(33) 및, 상기 낮은 단차부의 주표면 및 높은 단차부의 주표면으로부터 상기 채널영역(33)쪽으로 각각 확산형성된 제1, 제2접합게이트(44,45)를 구비하여, 드레인(39)에 인접한 상기 제2접합게이트(45)가 상기 반도체기판(32)에 접속되어 있는 것을 특징으로 하는 접합형 전계효과트랜지스터.
  2. 제1항에 있어서, 상기 기판(32)이 제1도전형의 반도체기판이고, 채널영역(33)이 상기 반도체기판(32)상에 형성된 제2도전형의 에피택셜층으로 된 것을 특징으로 하는 접합형 전계효과트랜지스터.
  3. 캐스코드 접속된 2개의 접합형 전계효과트랜지스터를 동일한 반도체기판상에 형성시켜주는 접합형 전계효과트랜지스터의 제조방법에 있어서, 제1도전형의 기판(32)상에 제2도전형의 채널영역(33)을 형성시켜 주는 공정과, 상기 채널영역(33)의 표면에 단차를 형성시켜주는 공정, 상기 채널영역(33)의 낮은 표면영역내와 상기 채널영역(33)의 높은 표면영역내에 각각 제2도전형의 소오스. 드레인영역(38,39)을 형성시켜주는 공정, 상기 채널영역(33)의 낮은 표면상과 높은 표면상에 각각 제1, 제2게이트확산구(41,42)를 갖춘 절연층(40)을 형성시켜주는 공정, 같은 확산원을 이용하여 상기 절연층(40)을 통해 상기 채널영역(33)으로 동시에 제1도 전형을 형성시키는 불순물을 주입해 줌으로써 상기 채널영역(33)의 낮은 표면영역내와 상기 채널영역(33)의 높은 표면영역내에 제1도전형의 제1, 제2접합게이트(44,45)를 형성시켜주는 공정 및, 상기 드레인영역(39)에 인접한 상기 제2접합게이트(45)와 상기 소오스영역(38)을 상기 기판(32)에 접속시켜주는 공정을 구비하여 이루어진 것을 특징으로 하는 캐스코드접속형의 접합형 전계효과트랜지스터의 제조방법.
  4. 제3항에 있어서, 상기 기판(32)이 제1도전형의 반도체기판이고, 상기 채널영역(33)은 상기 반도체기판(32)상에 형성된 제2도전형의 에피택셜층이며, 상기 채널영역(33)에 단차를 형성시켜주는 공정은 그 채널영역(33)상에 내산화성막(35)의 패턴을 형성시켜주는 공정과, 상기 내산화성막(35)의 패턴을 마스크로하여 선택산화를 수행함으로써 상기 채널영역(33)의 노출된 주표면상 및 그 채널영역(33)내에 산화막(36)을 형성시켜주는 공정 및 상기 내산화성막(35)과 산화막(36)을 제거함으로써 상기 채널영역(33)의 주표면보다도 낮은 표면을 형성시켜주는 공정으로 이루어진 것을 특징으로 하는 접합형 전계효과트랜지스터의 제조방법.
  5. 제4항에 있어서, 상기 채널영역(33)을 형성시키는 공정 다음에 상기 채널영역(33)내로 제1도전형의 아이솔레이션영역(37A, 37B)을 형성시키는 공정을 수행하는 것을 특징으로 하는 접합형 전계효과트랜지스터의 제조방법.
  6. 제4항에 있어서, 상기 내산화성막(35)을 실리콘질화막으로 구성하는 것을 특징으로 하는 접합형 전계효과트랜지스터의 제조방법.
  7. 제4항에 있어서, 상기 채널영역(33)과 내산화성막(35)사이에 버퍼산화막(34)을 설치하는 것을 특징으로 하는 접합형 전계효과트랜지스터의 제조방법.
  8. 제3항에 있어서, 상기 제1, 제2접합게이트(44,45)를 형성시켜주는 공정이 보론이 첨가된 폴리실리콘층(43-1, 43-2)을 확산원으로 이용하여 수행되는 것을 특징으로 하는 접합형 전계효과트랜지스터의 제조방법.
  9. 제8항에 있어서, 보론이 첨가된 폴리실리콘층(43-1, 43-2)을 제1, 제2접합게이트(44,45)상에 잔존시키는 것을 특징으로 하는 접합형 전계효과트랜지스터의 제조방법.
  10. 제3항에 있어서, 상기 소오스, 드레인영역(38,39)을 형성시켜주는 공정이 제1, 제2접합게이트(44,45)를 형성시켜주는 공정 후에 수행되는 것을 특징으로 하는 접합형 전계효과트랜지스터의 제조방법.
  11. 제3항에 있어서, 상기 채널영역(33)의 단차깊이(D)에 기초하여 2개의 전계효과트랜지스터의 특성을 제어하는 것을 특징으로 하는 접합형 전계효과트랜지스터의 제조방법.
  12. 캐스코드접속된 2개의 접합형 전계효과트랜지스터를 동일한 반도체기판상에 형성시켜주는 접합형 전계효과트랜지스터의 제조방법에 있어서, 제1도전형의 반도체기판932)의 주표면상에 제2도전형의 채널영역(33)을 형성시켜주는 공정과, 상기 채널영역(33)상에 내산화성막(35)의 패턴을 형성시켜주는 공정, 상기 내산화성막(35)의 패턴을 마스크로 하여 선택산화를 수행하므로써 상기 채널영역(33)의 노출된 표면 및 채널영역(33)내에 산화막(36)을 형성시켜주는 공정, 상기 내산화성막(35) 및 산화막(36)을 제거함으로써 상기 채널영역(33)의 표면일부를 낮게 하여 단차를 형성시켜주는 공정, 상기 채널영역(33)의 낮은 표면영역내와 상기 채널영역(33)의 높은 표면영역내에 제2도전형의 고농도의 소오스 드레인영역(38,39)을 형성시켜 주는 공정, 상기 단차가 형성된 채널영역(33)상에 제1, 제2게이트확산구(41,42)를 갖춘 절연층(40)을 형성시켜 주는 공정, 같은 확산원을 이용하여 상기 절연층(40)을 통해 동시에 제1도전형을 형성시키는 불순물을 주입해줌으로써 상기 채널영역(33)의 낮은 표면영역내와 상기 채널영억(33)의 높은 표면영역내에 제1도전형의 제1, 제2접합게이트(44,45)를 형성시켜주는 공정 및, 상기 드레인영역(39)에 인접한 상기 제2접합게이트(45)와 상기 소오스영역(38)을 상기 반도체기판(32)에 접속시켜주는 공정을 갖추어 이루어진 것을 특징으로 하는 캐스코드접속형의 접합형 전계효과트랜지스터의 제조방법.
  13. 제13항에 있어서, 상기 채널영역(33)을 형성시켜주는 공정다음에 상기 채널영역(33)내에 제1도전형의 아이솔레이션영역(37A, 37B)을 형성시켜주는 공정을 수행하게 되는 것을 특징으로 하는 접합형 전계효과트랜지스터의 제조방법.
  14. 제12항에 있어서, 상기 내산화성막(35)이 실리콘질화막으로 이루어진 것을 특징으로 하는 접합형 전계효과트랜지스터의 제조방법.
  15. 제12항에 있어서, 상기 반도체기판(32)과 내산화성막(35)사이에 버퍼산화막(34)을 설치하는 것을 특징으로 하는 접합형 전계효과트랜지스터의 제조방법.
  16. 제12항에 있어서, 상기 제1, 제2접합게이트(44,45)를 형성시켜주는 공정이 보론이 첨가된 폴리실리콘층(43-1, 43-2)을 확산원으로 사용하여 수행되는 것을 특징으로 하는 접합형 전계효과트랜지스터의 제조방법.
  17. 제16항에 있어서, 보론이 첨가된 폴리실리콘층(43-1, 43-2)을 제1, 제2접합게이트(44,45)상에 잔존시키는 것을 특징으로 하는 접합형 전계효과트랜지스터의 제조방법.
  18. 제12항에 있어서, 상기 소오스 드레인영역(38,39)을 형성시켜주는 공정이 제1, 제2접합게이트(44,45)를 형성하는 공정 다음에 수행되는 것을 특징으로 하는 접합형 전계효과트랜지스터의 제조방법.
  19. 제12항에 있어서, 상기 채널영역(33)의 단차깊이(D)에 기초하여 2개의 전계효과트랜지스터의 특성을 제어하는 것을 특징으로 하는 접합형 전계효과트랜지스터의 제조방법.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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