JPS63194368A - 電界効果型トランジスタとその製造方法 - Google Patents
電界効果型トランジスタとその製造方法Info
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、カスコード接続タイプのジャンクション形電
界効果型トランジスタ（以下、カスコードＦＥＴという
）に関するものである。
界効果型トランジスタ（以下、カスコードＦＥＴという
）に関するものである。
（従来技術）
従来のカスコードＦＥＴの椹遣を第４図（ａ ）に、ま
たその等価接続図を第４図（ｂ）に示した。
たその等価接続図を第４図（ｂ）に示した。
第４図（ａ ）にみるように、カスコードＦ Ｅ ’Ｉ
”はサブストレートゲ−）１ａとＮ型チャネル１ｂをも
つ横形ＰＥＴ内部に、基板の一主面から拡散された２つ
の接合ゲー）’Ｇ１ 、 Ｇ２ （ジャンクションゲ
ートともいう）を持ち、ドレインＤに近い方のゲートＧ
２は、サブストレート１ａに接続されている。 すなわ
ちカスコードＦＥＴでは、第４図＜ｂ＞にみるように、
ソースＳ接地のＦＥＴ（Ｔｒｉ）とゲート接地のＦＥＴ
（Ｔｒ ２）との２つが形成されたことになり、ドレ
インからの帰還分は交流的に接地され、全体として帰還
容態（Ｃ）の小さなＦＥＴとなっている。
”はサブストレートゲ−）１ａとＮ型チャネル１ｂをも
つ横形ＰＥＴ内部に、基板の一主面から拡散された２つ
の接合ゲー）’Ｇ１ 、 Ｇ２ （ジャンクションゲ
ートともいう）を持ち、ドレインＤに近い方のゲートＧ
２は、サブストレート１ａに接続されている。 すなわ
ちカスコードＦＥＴでは、第４図＜ｂ＞にみるように、
ソースＳ接地のＦＥＴ（Ｔｒｉ）とゲート接地のＦＥＴ
（Ｔｒ ２）との２つが形成されたことになり、ドレ
インからの帰還分は交流的に接地され、全体として帰還
容態（Ｃ）の小さなＦＥＴとなっている。
「ＳＳ
従来のカスコードＦ Ｅ ’ｌ’の製造主要工程を、第
５図（ａ ）ないしくＣ）に示す、 まず、Ｐ形シリコ
ン基板１１ａの上にＮ形のエピタキシャル層を成長させ
た後に、アイソレーション拡散によりチャネル領域１２
を形成し、次に基板表面の酸化膜１３にＰＥＰ法を用い
て第１ゲートの拡散孔１４をあける（第５図（ａ））。
５図（ａ ）ないしくＣ）に示す、 まず、Ｐ形シリコ
ン基板１１ａの上にＮ形のエピタキシャル層を成長させ
た後に、アイソレーション拡散によりチャネル領域１２
を形成し、次に基板表面の酸化膜１３にＰＥＰ法を用い
て第１ゲートの拡散孔１４をあける（第５図（ａ））。
そしてＰタイプの拡散ソースとしてＣＶＤ法によりＢＳ
Ｇ膜１５を施した後、拡散をすることによりチャネル中
Ｗ、′まで第１ゲートの一次拡散領域１６′を形成する
（第５図（ｂ））。
Ｇ膜１５を施した後、拡散をすることによりチャネル中
Ｗ、′まで第１ゲートの一次拡散領域１６′を形成する
（第５図（ｂ））。
それから、ＢＳＧ膜１５を剥離した後、酸化膜１３に第
２ゲートの拡散孔１８をＰＥＰ法によってあけ、さらに
拡散ソースとしてボロンドープのポリシリコン（ＢＰＳ
）膜１９を拡散孔１４゜１８上の各々に形成する。それ
がら所定のＩＤ５Ｓを得るために第１ゲートのチャネル
中Ｗ、を逆耐圧＜Ｖ、１）で測定しながらコントロール
拡散を行い、最終的な第１のゲート領域１６を形成する
とともに、このコントロール拡散によりチャネル中ｗ２
ｔで第２のゲート領域１７を拡散形成する。
２ゲートの拡散孔１８をＰＥＰ法によってあけ、さらに
拡散ソースとしてボロンドープのポリシリコン（ＢＰＳ
）膜１９を拡散孔１４゜１８上の各々に形成する。それ
がら所定のＩＤ５Ｓを得るために第１ゲートのチャネル
中Ｗ、を逆耐圧＜Ｖ、１）で測定しながらコントロール
拡散を行い、最終的な第１のゲート領域１６を形成する
とともに、このコントロール拡散によりチャネル中ｗ２
ｔで第２のゲート領域１７を拡散形成する。
ここでＢＰＳＷＡ１９は上記ボロンの拡散ソースとして
使用されるだけでなく、信頼性向上のために残されて素
子の表面安定化膜としての役割りも持っている（第５図
（ｃ））。
使用されるだけでなく、信頼性向上のために残されて素
子の表面安定化膜としての役割りも持っている（第５図
（ｃ））。
この後人１等の金属材料により各電極を第４図（ａ）の
ように配線すれば、カスコード接続されたＪ−ＦＥＴが
出来上がることになる。
ように配線すれば、カスコード接続されたＪ−ＦＥＴが
出来上がることになる。
カスコードＦＥＴでは、等価接続図の第４図（ｂ）に示
しであるように、Ｔｒ １のドレイン・ソース間電圧が
Ｔｒ２のゲート・ソース間電圧となってＴｒ ２にマイ
ナスのバイアスを加えている状態となっている。 従っ
てＴｒ １ 、’Ｉ’ｒ ２の特性の兼ね合いにより総
合的な特性が左右されることになり、順方向伝速アドミ
タンスＩＹ、、ｌと帰還容ｊｌＣｒＳ、は、Ｔｒｉ、Ｔ
ｒ２各々のゲート・ｙ−、を間遮断電圧” ０１８（Ｏ
ＦＦ）・ Ｇ２５（ＯＦＦ）′）比仁よって変化するこ
とがわかっている。
しであるように、Ｔｒ １のドレイン・ソース間電圧が
Ｔｒ２のゲート・ソース間電圧となってＴｒ ２にマイ
ナスのバイアスを加えている状態となっている。 従っ
てＴｒ １ 、’Ｉ’ｒ ２の特性の兼ね合いにより総
合的な特性が左右されることになり、順方向伝速アドミ
タンスＩＹ、、ｌと帰還容ｊｌＣｒＳ、は、Ｔｒｉ、Ｔ
ｒ２各々のゲート・ｙ−、を間遮断電圧” ０１８（Ｏ
ＦＦ）・ Ｇ２５（ＯＦＦ）′）比仁よって変化するこ
とがわかっている。
カスコードＦＥＴの特性を詳細に説明するために、第６
図（ａ ）ないしくＣ）を挙げる。 第６図（ａ ＞に
はＴｒ １の静特性とＴｒ２の伝達特性を示した。 Ｔ
ｒ２のＶＧ２Ｓ（ＯＦＦ）が第６図（ａ ）の■のごと
くＴ「１のＶ。１．（。ＦＤとほぼ同しであれば、第６
図（ｂ ）の■破線のごと＜■ＤＳＳ近くでＩＹ、、Ｉ
の低下を生じることになる。 従って第６図（ｂ）の■
実線のように正常なＩＹ、、ｌ特性を得るためには、第
６図（ａ）の■のようにＶＧ２Ｓ（ＯＦＦ） Ｇ
ＩＳ（ＯＦＦ）”する必要がある・＞ ２Ｖ また一方、Ｆ Ｅ ’ｌ’の帰還容′！１ＣｒＳ、は非
飽和領域では大きな値を示すことがわかっており、ドレ
イ′°ソー８間電圧ＶＤＳ８よ・” ＤＳ〉［” ＧＩ
Ｓ（ＯＦＦ）”■６□５（ＯＦＦ）］の条件で使用する
ことが必要となる。
図（ａ ）ないしくＣ）を挙げる。 第６図（ａ ＞に
はＴｒ １の静特性とＴｒ２の伝達特性を示した。 Ｔ
ｒ２のＶＧ２Ｓ（ＯＦＦ）が第６図（ａ ）の■のごと
くＴ「１のＶ。１．（。ＦＤとほぼ同しであれば、第６
図（ｂ ）の■破線のごと＜■ＤＳＳ近くでＩＹ、、Ｉ
の低下を生じることになる。 従って第６図（ｂ）の■
実線のように正常なＩＹ、、ｌ特性を得るためには、第
６図（ａ）の■のようにＶＧ２Ｓ（ＯＦＦ） Ｇ
ＩＳ（ＯＦＦ）”する必要がある・＞ ２Ｖ また一方、Ｆ Ｅ ’ｌ’の帰還容′！１ＣｒＳ、は非
飽和領域では大きな値を示すことがわかっており、ドレ
イ′°ソー８間電圧ＶＤＳ８よ・” ＤＳ〉［” ＧＩ
Ｓ（ＯＦＦ）”■６□５（ＯＦＦ）］の条件で使用する
ことが必要となる。
さらに最近は低ドレイン電圧で使用されるために第６図
（Ｃ）のようなＣｒ５ｓ特性が要求される。
（Ｃ）のようなＣｒ５ｓ特性が要求される。
一般的にＶ。Ｓを約５Ｖで低Ｃ１８，とするなめには・
ＶＧ２Ｓ（ＯＦＦ） ＧＩＳ（ＯＦＦ）として・
か９′： ５ｖ ＜ ９Ｖ ■Ｇ２５（ＯＦＦ） ＧＩＳ（ＯＦＦ）’条件も
満足しなければならない。
ＶＧ２Ｓ（ＯＦＦ） ＧＩＳ（ＯＦＦ）として・
か９′： ５ｖ ＜ ９Ｖ ■Ｇ２５（ＯＦＦ） ＧＩＳ（ＯＦＦ）’条件も
満足しなければならない。
と２ろで・ＶＧＩＳ（ＯＦＦ）・ Ｇ２５（ＯＦＦ）は
第５図■ （Ｃ）に示した第１及び第２ののゲート領域１６゜１７
の各濃度及びゲート拡散によって出来る各チャネル中Ｗ
、、Ｗ２で決定されるが、従来技術の場合■Ｇ２５（Ｏ
ＦＦ）／” ＧＩＳ（ＯＦＦ）比は製造ロット間で大き
なバラツキを生じ、Ｃ及びＩＹ、、Ｉがら「ＳＳ みた収率は、ロフトにより大きく影響を受けて歩留りが
低迷する。
第５図■ （Ｃ）に示した第１及び第２ののゲート領域１６゜１７
の各濃度及びゲート拡散によって出来る各チャネル中Ｗ
、、Ｗ２で決定されるが、従来技術の場合■Ｇ２５（Ｏ
ＦＦ）／” ＧＩＳ（ＯＦＦ）比は製造ロット間で大き
なバラツキを生じ、Ｃ及びＩＹ、、Ｉがら「ＳＳ みた収率は、ロフトにより大きく影響を受けて歩留りが
低迷する。
／Ｖ
このＶＧ２Ｓ（ＯＦＦ） ＧＩＳ（ＯＦＦ）比のバ
ラツキは・上記したゲート領域の濃度差及びチャネル中
Ｗ２／Ｗ、比のバラツキに主として起因するものに他な
らないが、第２ゲートを拡散するまでの第５図（ｂ）の
第１ゲートの一次拡散深さＷ、′やエピタキシャル層の
均一性によっても微妙に影響されており、製造方法が複
雑にならざるを得ない。
ラツキは・上記したゲート領域の濃度差及びチャネル中
Ｗ２／Ｗ、比のバラツキに主として起因するものに他な
らないが、第２ゲートを拡散するまでの第５図（ｂ）の
第１ゲートの一次拡散深さＷ、′やエピタキシャル層の
均一性によっても微妙に影響されており、製造方法が複
雑にならざるを得ない。
さらに第５図（Ｃ）のＩ コントロール拡散にＤＳＳ
おいても第１ゲートの再拡散速度及び第２ゲートの拡散
速度が違うため所望のＷ ＋ ／ Ｗ ２比が容易に取
れないことにも影響される。
速度が違うため所望のＷ ＋ ／ Ｗ ２比が容易に取
れないことにも影響される。
（発明が解決しようとする問題点）
本発明は、カスコードＦＥＴの帰還容量Ｃｒ５ｓ、順方
向アドミタンスｌｙ、、Ｉの特性を何れも満足させるた
めに、ｖＧ２Ｓ（ＯＦＦ）／ｖＧＩＳ（ＯＦＦ）比を所
定の値にバラツキ少なく作られる構造のカスコード接続
電界効果型トランジスタ及びその製造方法を提供するこ
とである。
向アドミタンスｌｙ、、Ｉの特性を何れも満足させるた
めに、ｖＧ２Ｓ（ＯＦＦ）／ｖＧＩＳ（ＯＦＦ）比を所
定の値にバラツキ少なく作られる構造のカスコード接続
電界効果型トランジスタ及びその製造方法を提供するこ
とである。
［発明の構成コ
（問題点を解決するための手段と作用）本発明の電界効
果型トランジスタは、ＦＥＴ領域の主面に高低２つの段
差部が形成されていて、低い段差部の主面から拡散形成
された第１の接合ゲートと、高い段差部の主面から拡散
形成された第２の接合ゲートとを具備するカスコードＦ
ＥＴである。 この構造のカスコードＦ Ｅ ’Ｉ’で
は、段差の差（高さ）が選択酸化の膜厚により決定され
、そ０結果ＶＧ２Ｓ（ＯＦＦ） ＧＩＳ（ＯＦＦ）
比は製造０ツト／■ 間で再現性よく、しかもバラツキ少なくつくることがで
きる。
果型トランジスタは、ＦＥＴ領域の主面に高低２つの段
差部が形成されていて、低い段差部の主面から拡散形成
された第１の接合ゲートと、高い段差部の主面から拡散
形成された第２の接合ゲートとを具備するカスコードＦ
ＥＴである。 この構造のカスコードＦ Ｅ ’Ｉ’で
は、段差の差（高さ）が選択酸化の膜厚により決定され
、そ０結果ＶＧ２Ｓ（ＯＦＦ） ＧＩＳ（ＯＦＦ）
比は製造０ツト／■ 間で再現性よく、しかもバラツキ少なくつくることがで
きる。
また本発明方法は上記本発明カスコードＦ Ｅ Ｔを製
造する方法であって、第１ゲート形成部の基板エピタキ
シャル層をチッ化シリコン膜をマスク材として用いた選
択酸化をすることにより、一定量均一に薄くし、その後
で同じ拡散ソースにより第１及び第２のゲートを同時拡
散することを特徴とする。 第１のゲートのチャネル１
１１と第２のゲートのチャネル中の差は選択酸化のＨＪ
、’Ｘによって所望の値に決められ、この酸化膜厚のバ
ラツキがほとんどないことがらＶＧ２Ｓ（ＯＦＦ）
ＧＩＳ（ＯＦＦ）比／■ の均一なＰＥＴが得られる。
造する方法であって、第１ゲート形成部の基板エピタキ
シャル層をチッ化シリコン膜をマスク材として用いた選
択酸化をすることにより、一定量均一に薄くし、その後
で同じ拡散ソースにより第１及び第２のゲートを同時拡
散することを特徴とする。 第１のゲートのチャネル１
１１と第２のゲートのチャネル中の差は選択酸化のＨＪ
、’Ｘによって所望の値に決められ、この酸化膜厚のバ
ラツキがほとんどないことがらＶＧ２Ｓ（ＯＦＦ）
ＧＩＳ（ＯＦＦ）比／■ の均一なＰＥＴが得られる。
（実施例）
まず本発明製造方法を実施例により図面を参照して詳し
く説明する。
く説明する。
第２図（ａ ＞に示すごとく、常法により、Ｐ形シリコ
ン基板２１ａの上にＮ形のエピタキシャル層２１ｂを成
長させ、酸化シリコン（Ｓ ｉ Ｏ２）膜２３、チッ化
シリコン（Ｓｉ３Ｎ４）膜２４を順次施す。 次に第２
図（ｂ）に示すごとく、ＰＥＰ法を用いＳｔ、Ｎ４膜２
４、ＳｉＯ２膜２３をエツチングして選択酸化領域Ａを
あけてやる。
ン基板２１ａの上にＮ形のエピタキシャル層２１ｂを成
長させ、酸化シリコン（Ｓ ｉ Ｏ２）膜２３、チッ化
シリコン（Ｓｉ３Ｎ４）膜２４を順次施す。 次に第２
図（ｂ）に示すごとく、ＰＥＰ法を用いＳｔ、Ｎ４膜２
４、ＳｉＯ２膜２３をエツチングして選択酸化領域Ａを
あけてやる。
ここで第２図（Ｃ）に示すごとく、酸素（０２）、スチ
ーム等で酸化するとＡの選択酸化領域のみ輪５ｉｎ２膜
２５が成長し、他の領域はＳ ｌ ３ Ｎ ａ！！！２
４にブロックされているため酸化膜は成長しない、 こ
の選択酸化の５ｉｎ２膜２５はＳｉ基板表面に対して上
方向が６０％、下方向（基板側）が４０％の割合で成長
することは良く知られている。
ーム等で酸化するとＡの選択酸化領域のみ輪５ｉｎ２膜
２５が成長し、他の領域はＳ ｌ ３ Ｎ ａ！！！２
４にブロックされているため酸化膜は成長しない、 こ
の選択酸化の５ｉｎ２膜２５はＳｉ基板表面に対して上
方向が６０％、下方向（基板側）が４０％の割合で成長
することは良く知られている。
つまりＡの領域は５ｉｎ２膜厚ａの４０％分、厚さｂだ
け基板のＳｉがくわれる訳である。
け基板のＳｉがくわれる訳である。
しかる後第２図（ｄ ）に示すごと（Ｓｉ、Ｎ。
膜２４．５ｉｎ２膜２５．２３をフッ酸等により剥離し
てやれば、部分的に厚さｂだけ差のある段差２１Ｃによ
り高低２つの段差部２１ｅ、２２ｄのあるウェハが出来
ることになる。
てやれば、部分的に厚さｂだけ差のある段差２１Ｃによ
り高低２つの段差部２１ｅ、２２ｄのあるウェハが出来
ることになる。
この後で第２図＜１３ ）に示すごとく、アイソレーシ
ョン拡散を行った後、Ｓ ｉ ０２ ＷＡ２６を付け、
低い段差部２１ｄにおける第１ゲートの拡散孔２８と、
高い段差部２１ｅにおける第２ゲートの拡散孔２９とを
同時にあける。 さらに第２図＜Ｘのごとく、Ｐタイプ
の拡散ソースとして各々にＢ Ｐ ５ｌ１３ Ｑを施し
て工［ＩＳＳコントロール拡散を行い、チャネル中Ｗ、
をもっ第１ゲート領域３１と、チャネル中Ｗ２をもつ第
２ゲート領域３２とを同時に形成する。 次に別に形成
されたソース電極及びドレイン電極並びにサブストレー
ト電極等をＡ１等で第１図のように配線すれば、本発明
のカスコードＦＥＴが完成する。
ョン拡散を行った後、Ｓ ｉ ０２ ＷＡ２６を付け、
低い段差部２１ｄにおける第１ゲートの拡散孔２８と、
高い段差部２１ｅにおける第２ゲートの拡散孔２９とを
同時にあける。 さらに第２図＜Ｘのごとく、Ｐタイプ
の拡散ソースとして各々にＢ Ｐ ５ｌ１３ Ｑを施し
て工［ＩＳＳコントロール拡散を行い、チャネル中Ｗ、
をもっ第１ゲート領域３１と、チャネル中Ｗ２をもつ第
２ゲート領域３２とを同時に形成する。 次に別に形成
されたソース電極及びドレイン電極並びにサブストレー
ト電極等をＡ１等で第１図のように配線すれば、本発明
のカスコードＦＥＴが完成する。
第１図は、例えば上記実施例方法で製造される、本発明
のカスコードＦＥＴの構造を示す。 半導体基板２１の
一主面には差すなる段差２１ｃがあって低い段差部２１
ｄと高い段差部２１ｅが形成されている。 低い段差部
２１ｄからは第１ゲート領域３１がまた高い段差部２１
ｅがちは第２ゲート領域３２が拡散形成されており、第
２ゲートＧ２は半導体基板２１のサブストレートゲート
２１ａにカスコード接続されている。 なお第１図の配
線は、ソースＳが接地された状態を示している。
のカスコードＦＥＴの構造を示す。 半導体基板２１の
一主面には差すなる段差２１ｃがあって低い段差部２１
ｄと高い段差部２１ｅが形成されている。 低い段差部
２１ｄからは第１ゲート領域３１がまた高い段差部２１
ｅがちは第２ゲート領域３２が拡散形成されており、第
２ゲートＧ２は半導体基板２１のサブストレートゲート
２１ａにカスコード接続されている。 なお第１図の配
線は、ソースＳが接地された状態を示している。
ここで第１ゲート領域３１及び第２ゲート領域３２は同
一濃度の拡散源（例えばＢＰＳ）より同時に拡散される
なめ、拡散深さは等しくなり、各々のチャネル中をＷｌ
、Ｗ２とすると Ｗ、−Ｗ２＝ｂ （＝０．４０Ｘａ ）
’の式が成立してｂの！（本発明製造方法においては選
択酸化膜厚ａ）によってのみ決定されることになる。
一濃度の拡散源（例えばＢＰＳ）より同時に拡散される
なめ、拡散深さは等しくなり、各々のチャネル中をＷｌ
、Ｗ２とすると Ｗ、−Ｗ２＝ｂ （＝０．４０Ｘａ ）
’の式が成立してｂの！（本発明製造方法においては選
択酸化膜厚ａ）によってのみ決定されることになる。
［発明の効果コ
本発明カスコードＦＥＴ及びその′Ｍ造方法によると・
ＶＧ２Ｓ（ＯＦＦ） ＧＩＳ（ＯＦＦ）比は半導体
基板主／■ 面の高低段差部の差で決められるため、核化は従来方法
に比較してバラツキ、再現性とも格段に向上する。 第
３図（ａ ）は従来技術によるロットＡないしＥにおけ
る核化のロット別分布、第３図（ｂ）は本実施例による
ロットＡないしＣにおける核化のロット別分布を示しで
ある。 両図にみるように、本発明はバラツキ、再現性
とも従来技術に比較して格段に優れていることがわかる
。
ＶＧ２Ｓ（ＯＦＦ） ＧＩＳ（ＯＦＦ）比は半導体
基板主／■ 面の高低段差部の差で決められるため、核化は従来方法
に比較してバラツキ、再現性とも格段に向上する。 第
３図（ａ ）は従来技術によるロットＡないしＥにおけ
る核化のロット別分布、第３図（ｂ）は本実施例による
ロットＡないしＣにおける核化のロット別分布を示しで
ある。 両図にみるように、本発明はバラツキ、再現性
とも従来技術に比較して格段に優れていることがわかる
。
すなわち従来方法の場合には、ＶＧ２Ｓ（。４．）／Ｖ
Ｇ１Ｓ（ＯＦＦ）比を決める要因が、第１ゲート領域及
び第２ゲート領域の濃度差及び拡ｒ！１．深さの比、ま
たチャネル領域となるエピタキシャル層のウェハ内、ウ
ェハ間の差など多項目にわたっているのに対し、本発明
のＦＥＴの場合は半導体基板一主面に形成した段差の差
、本発明方法の場合は選択酸化のＭ厚のみによって決め
られるため、Ｃｒ５ｓ、ＩＹ、Ｓｌ共に所定の値のカス
コードＦＥＴがバラツキなく出来る訳である。
Ｇ１Ｓ（ＯＦＦ）比を決める要因が、第１ゲート領域及
び第２ゲート領域の濃度差及び拡ｒ！１．深さの比、ま
たチャネル領域となるエピタキシャル層のウェハ内、ウ
ェハ間の差など多項目にわたっているのに対し、本発明
のＦＥＴの場合は半導体基板一主面に形成した段差の差
、本発明方法の場合は選択酸化のＭ厚のみによって決め
られるため、Ｃｒ５ｓ、ＩＹ、Ｓｌ共に所定の値のカス
コードＦＥＴがバラツキなく出来る訳である。
第１図は本発明の電界効果型トランジスタの構造を示す
素子断面図、第２図（ａ ）ないしくｒ ）は本発明製
造方法の主要工程を素子断面図で示す工程図、第３図（
ａ ）及び（ｂ ）は本発明の効果を従来技術の結果と
比較して示すロット特性分布図、第４図＜８ ）は従来
の電界効果寞トランジスタの構造を示す素子断面図、第
４図（ｂ）は本発明に関連するカスコードＦ Ｅ ’Ｉ
’の等価接続図、第５図（ａ ）ないしくＣ）は従来製
造方法の主要工程を素子断面図で示す工程図、第６図（
ａ ）ないしくＣ）は従来技術の問題点を説明する特性
グラフである。 ２１・・・半導体基板、 ２１ａ・・・サブストレート
、２１ｃ・・・段差、 ２１ｄ・・・低い段差部、 ２
１ｅ・・・高い段差部、 ２４・・・チッ化シリコン膜
、３１・・・第１ゲート領域、 ３２・・・第２ゲート
領域、Ｓ・・・ソース、 Ｇ１・・・第１ゲート、 Ｇ
２・・・第２ゲート、 Ｄ・・・ドレイン。 ２１ｃ二段差 第１図 第２図（１） 第２図（２） （ａ） 従来例 口 ロ ロ
口 口（ｂ） 本発明 口
口 ０第３図 （ａ）
（ｂ）第４図 第５図 （ａ ）
（ｂ−）（Ｃ） ｌ１ｌＳ 第６図
素子断面図、第２図（ａ ）ないしくｒ ）は本発明製
造方法の主要工程を素子断面図で示す工程図、第３図（
ａ ）及び（ｂ ）は本発明の効果を従来技術の結果と
比較して示すロット特性分布図、第４図＜８ ）は従来
の電界効果寞トランジスタの構造を示す素子断面図、第
４図（ｂ）は本発明に関連するカスコードＦ Ｅ ’Ｉ
’の等価接続図、第５図（ａ ）ないしくＣ）は従来製
造方法の主要工程を素子断面図で示す工程図、第６図（
ａ ）ないしくＣ）は従来技術の問題点を説明する特性
グラフである。 ２１・・・半導体基板、 ２１ａ・・・サブストレート
、２１ｃ・・・段差、 ２１ｄ・・・低い段差部、 ２
１ｅ・・・高い段差部、 ２４・・・チッ化シリコン膜
、３１・・・第１ゲート領域、 ３２・・・第２ゲート
領域、Ｓ・・・ソース、 Ｇ１・・・第１ゲート、 Ｇ
２・・・第２ゲート、 Ｄ・・・ドレイン。 ２１ｃ二段差 第１図 第２図（１） 第２図（２） （ａ） 従来例 口 ロ ロ
口 口（ｂ） 本発明 口
口 ０第３図 （ａ）
（ｂ）第４図 第５図 （ａ ）
（ｂ−）（Ｃ） ｌ１ｌＳ 第６図
Claims (1)
- 【特許請求の範囲】 １ 一主面に段差が形成されて低い段差部と高い段差部
とをもつ半導体基板と、該半導体基板内に設けられた横
形接合ＦＥＴ領域と、前記低い段差部の主面から拡散形
成された第１の接合ゲートと、前記高い段差部の主面か
ら拡散形成されな第２の接合ゲートとを具備し、ドレイ
ンに近い第２の接合ゲートがサブストレートにカスコー
ド接続されていることを特徴とする電界効果型トランジ
スタ。 ２ 半導体基板の一主面にチッ化シリコン膜をマスク材
とした選択酸化を行って、該一主面に段差を形成する工
程と、該半導体基板内に横形接合ＦＥＴ領域を設ける工
程と、低い段差部に設けた第１の接合ゲート用拡散開孔
と高い段差部に設けた第２の接合ゲート用拡散開孔とか
ら、同一種の拡散源を用い同時に拡散を行って第１及び
第２の接合ゲートを形成する工程と、ドレインに近い第
２の接合ゲートをサブストレートにカスコード接続する
工程を含む電界効果型トランジスタの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62026366A JPS63194368A (ja) | 1987-02-09 | 1987-02-09 | 電界効果型トランジスタとその製造方法 |
| DE8888101652T DE3880169T2 (de) | 1987-02-09 | 1988-02-04 | Herstellungsmethode fuer junction-feldeffekttransistoren in kaskodenschaltung. |
| US07/152,396 US4800172A (en) | 1987-02-09 | 1988-02-04 | Manufacturing method for cascaded junction field effect transistor |
| EP88101652A EP0278410B1 (en) | 1987-02-09 | 1988-02-04 | A manufacturing method for cascoded junction type field effect transistors |
| KR1019880001193A KR910002308B1 (ko) | 1987-02-09 | 1988-02-09 | 접합형 전계효과트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62026366A JPS63194368A (ja) | 1987-02-09 | 1987-02-09 | 電界効果型トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63194368A true JPS63194368A (ja) | 1988-08-11 |
Family
ID=12191500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62026366A Pending JPS63194368A (ja) | 1987-02-09 | 1987-02-09 | 電界効果型トランジスタとその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4800172A (ja) |
| EP (1) | EP0278410B1 (ja) |
| JP (1) | JPS63194368A (ja) |
| KR (1) | KR910002308B1 (ja) |
| DE (1) | DE3880169T2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5309007A (en) * | 1991-09-30 | 1994-05-03 | The United States Of America As Represented By The Secretary Of The Navy | Junction field effect transistor with lateral gate voltage swing (GVS-JFET) |
| JPH0738337A (ja) * | 1993-07-20 | 1995-02-07 | Hitachi Ltd | 低歪カスケード回路 |
| EP1100552B2 (en) | 1998-07-24 | 2009-12-30 | Kao Corporation | Deodorizing absorbent sheet |
| JP4307664B2 (ja) * | 1999-12-03 | 2009-08-05 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6750698B1 (en) * | 2000-09-29 | 2004-06-15 | Lovoltech, Inc. | Cascade circuits utilizing normally-off junction field effect transistors for low on-resistance and low voltage applications |
| US20040256692A1 (en) * | 2003-06-19 | 2004-12-23 | Keith Edmund Kunz | Composite analog power transistor and method for making the same |
| US7829941B2 (en) * | 2006-01-24 | 2010-11-09 | Alpha & Omega Semiconductor, Ltd. | Configuration and method to form MOSFET devices with low resistance silicide gate and mesa contact regions |
| US7582922B2 (en) * | 2007-11-26 | 2009-09-01 | Infineon Technologies Austria Ag | Semiconductor device |
| US9214457B2 (en) | 2011-09-20 | 2015-12-15 | Alpha & Omega Semiconductor Incorporated | Method of integrating high voltage devices |
| CN104350601B (zh) * | 2012-05-23 | 2018-04-20 | Hrl实验室有限责任公司 | Hemt装置和制造hemt装置的方法 |
| US9379195B2 (en) | 2012-05-23 | 2016-06-28 | Hrl Laboratories, Llc | HEMT GaN device with a non-uniform lateral two dimensional electron gas profile and method of manufacturing the same |
| US10700201B2 (en) | 2012-05-23 | 2020-06-30 | Hrl Laboratories, Llc | HEMT GaN device with a non-uniform lateral two dimensional electron gas profile and method of manufacturing the same |
| US8680536B2 (en) | 2012-05-23 | 2014-03-25 | Hrl Laboratories, Llc | Non-uniform two dimensional electron gas profile in III-Nitride HEMT devices |
| US9000484B2 (en) | 2012-05-23 | 2015-04-07 | Hrl Laboratories, Llc | Non-uniform lateral profile of two-dimensional electron gas charge density in type III nitride HEMT devices using ion implantation through gray scale mask |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017989A (ja) * | 1973-06-19 | 1975-02-25 | ||
| JPS522271A (en) * | 1975-06-24 | 1977-01-08 | Tokyo Tsushin Kozai Kk | Electromagnetic counter |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425175A (en) * | 1977-07-27 | 1979-02-24 | Nippon Gakki Seizo Kk | Integrated circuit device |
| JPS5475280A (en) * | 1977-11-29 | 1979-06-15 | Nec Corp | Junction-type field effect transistor |
| JPS5515275A (en) * | 1978-07-19 | 1980-02-02 | Semiconductor Res Found | Charge transfer device |
| JPS55102253A (en) * | 1979-01-29 | 1980-08-05 | Nec Corp | Manufacture of semiconductor device |
| JPS55160443A (en) * | 1979-05-22 | 1980-12-13 | Semiconductor Res Found | Manufacture of semiconductor integrated circuit device |
| US4485392A (en) * | 1981-12-28 | 1984-11-27 | North American Philips Corporation | Lateral junction field effect transistor device |
| JPS60101972A (ja) * | 1983-11-08 | 1985-06-06 | Matsushita Electric Ind Co Ltd | デユアルゲ−ト電界効果トランジスタ |
| US4516316A (en) * | 1984-03-27 | 1985-05-14 | Advanced Micro Devices, Inc. | Method of making improved twin wells for CMOS devices by controlling spatial separation |
-
1987
- 1987-02-09 JP JP62026366A patent/JPS63194368A/ja active Pending
-
1988
- 1988-02-04 US US07/152,396 patent/US4800172A/en not_active Expired - Lifetime
- 1988-02-04 EP EP88101652A patent/EP0278410B1/en not_active Expired - Lifetime
- 1988-02-04 DE DE8888101652T patent/DE3880169T2/de not_active Expired - Fee Related
- 1988-02-09 KR KR1019880001193A patent/KR910002308B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017989A (ja) * | 1973-06-19 | 1975-02-25 | ||
| JPS522271A (en) * | 1975-06-24 | 1977-01-08 | Tokyo Tsushin Kozai Kk | Electromagnetic counter |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0278410A1 (en) | 1988-08-17 |
| KR880010506A (ko) | 1988-10-10 |
| DE3880169T2 (de) | 1993-07-29 |
| KR910002308B1 (ko) | 1991-04-11 |
| DE3880169D1 (de) | 1993-05-19 |
| EP0278410B1 (en) | 1993-04-14 |
| US4800172A (en) | 1989-01-24 |
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